Неелова О. Л. Архитектура вычислительных систем

Далее следует пересылка пакетов информации. По окончании передачи ведомый должен передать в позиции подтверждения «1», после чего ведущий отпускает линию.

Рис. 5.12. Формат пакета-признака.

Рис. 5.13. Формат передаваемого пакета а) с подтверждением от ведомого, б) без подтверждения от ведомого.

Арбитраж.

Ведущим становится устройство, первым выставившее низкий уровень на провод данных перед появлением низкого уровня на проводе синхронизации.

71

Синхронизацию задает ведущее устройство, но ведомое, если оно не имеет достаточного быстродействия, может замедлять обмен данными.

Таким образом, низкий уровень на проводе синхронизации появляется от устройства с самой высокой частотой, а высокий уровень появляется, когда его сформирует устройство с самой низкой частотой обмена.

Интерфейс 8255A

Схема этого параллельного интерфейса включает три 8-разрядных порта, разделяемых на две группы. При этом каналы порта C могут работать как в группе, так и автономно, если это необходимо. Структура интерфейса приведена на рис. 5.14.

Рис. 5.14. Структура интерфейса 8255A.

Адресация регистров интерфейса производится по двум младшим адресным линиям. Режимы работы, в зависимости от адресации, состояний линий записи и чтения, а также входа выбора кристалла показаны в табл. 5.1.

Таблица 5.1.

72

Схема может работать в двух режимах по каналам A и B, 0-м и 1-м. Дополнительно канал A может работать и в дуплексном режиме – 2-м. Формат управляющего слова в регистре состояния показан на рис. 5.15.

Рис. 5.15. Формат управляющего слова в регистре состояния 8255A.

Режим 0.

Нетактируемый ввод-вывод.

В этом режиме все каналы могут быть использованы для ввода или для вывода данных. Управляющие биты по каналу C не передаются. Порт C работает как две 4-битовые группы. Направление обмена для каналов задается управляющим словом.

Режим 1.

В данном режиме при вводе с порта A для ввода или вывода в канале C доступны только два бита: PC7 и PC6. Остальные биты поддерживают обмен по каналам A или B.

Для канала A:

PC5 при уровне 1 указывает на заполненность входного буфера. Прием следующего байта будет возможен лишь при PC5=0. (IBFA)

PC4 уровнем 0 передает сигнал синхронизации порта с шиной на ввод данных. (STBA)

73

PC3 в режиме 1 включен в поддержку канала A. Этот вывод используется как линия запроса на прерывание. Высокий уровень на этом выходе может быть использован для прерывания выполнения основной программы процессора, чтобы обслужить устройство ввода (INTRA). Сигнал INTR устанавливается в лог. 1 по переднему фронту сигнала STB (если установлен сигнал INTE разрешения прерывания) и сбрасывается по заднему фронту сигнала на входе.

Аналогично назначение PC2-PC0 для ввода по каналу B:

PC2 - STBB

PC1 - IBFB

PC0 - INTRB

При выводе по каналу A для ввода или вывода по каналу C могут использоваться только PC5 PC4.

PC7 указывает на заполненность выходного буфера (OBFA). PC6 синхронизация приема данных с линии (ACKA).

PC3 – INTRA. Уровень 1 на этом выводе указывает на то, что информация с порта воспринята устройством. При 0 идет загрузка новых данных с процессора.

Для вывода по каналу B:

PC2 - ACKB

PC1 - OBFB

PC0 - INTRB

Режим 2.

В режиме 2 может работать только канал A. Канал становится двунаправленным, бит PC3 так же используется для запросов на прерывание, свободных битов для ввода-вывода в старшей группе C нет.

PC4 – STBA, PC6 - ACKA;

PC5 - IBFA, PC7 - OBFA.

ЛИТЕРАТУРА

1.Таненбаум Э., Остин Т. Архитектура компьютера.[Электронный ресурс] / Таненбаум Э., Остин Т. Архитектура компьютера.– 6-е изд.– СПб.: Питер, 2018. – 816с.: ил.

2. Introduction to the ARM Processor. Using Altera Toolchain.

3. ARM Generic Interrupt Controller. Architecture Specification.

74

Неелова Ольга Леонидовна

«АРХИТЕКТУРА ВЫЧИСЛИТЕЛЬНЫХ СИСТЕМ»

Учебное пособие

Редактор И.И. Щенсняк

План издания 2020 г.

Редакционно-издательский отдел СПбГУТ 193232 СПб., пр. Большевиков, 22 Отпечатано в СПбГУТ

75