Курс лекций
.pdf
Выберем условие стратегии адресов A или В:
Если Х=0 (Х0 = 1) , то адрес берётся из поля А; Если Х≠0, Хх=1 – совпадение условий с осведомительным сигналом
Хх=0 – из поля А
Условия выбора поля:
Адрес А: А=Х0 v Xx
Адрес В: B=X0Xx
§15.1 Устройство микропрограммного управления с принудительной адресацией.
ГТЧ – Генератор тактовой частоты
Если Xx = 1 ->B подтвержден(рис.1):
Рис.1
Если Xx = 1 ->B не подтвержден (рис.2):
Рис.2
§15.3 Схема с естественной адресацией.
Счётчик может работать следующими способами:
1)СТА := СТА + 1
2)СТА := B
X1 = ( Х0 = 1 ) СТА := В (аналог безусловного перехода)
Х= 0 Хх = 0 – CТА := СТА + 1
Х= 0 Хх = 1 – CТА := В (Безусловный)
Чтобы рассматривать команду как адресную или управляющую, то добавляем W – дополнительный разряд.
Регистр управляющего слова.
За один такт из ПЗУ считывается несколько микрокоманд.
§16 Введение в микропроцессорный комплект КР 1804.
Всостав микропроцессорного комплекта входят следующие схемы:
1)BC-1 (микропроцессорная секция на четыре разряда)
2)BP-1
3)СУП-4 (четырёхразрядный информационный регистр)
4)Схема управления адресом микрокоманды (4 разряда)
5)ВУ-2 (модернизированный ВУ-1)
6)ВУ-3 (восемь разрядов)
§16.1 ВС-1.
Назначение: Хранение и обработка четырёхразрядных двоичных данных. Допускает объединение секций между собой.
Состав (четыре блока):
-БВП – блок внутренней памяти
-БРСИ – блок рабочего регистра (все сдвиги осуществляются здесь)
-БАЛ – блок арифметическо – логический
-БУ – блок управления (три дешифратора)
§16.1.1 Блок внутренней памяти.
Содержит 16 четырёхразрядных регистров, из которых данные можно одновременно выбирать по одному или несколько операндов по разным адресам.
Y
Поле управления
Занесение данных в РЗУ осуществляется только по адресу, указанному в шине В.
РЗУ представляет собой двухступенчатые триггеры.
§16.1.2 Блок рабочего регистра с Q.
СДР – сдвигатель.
Обратная связь позволяет обеспечивать выполнение сдвигов (операций) параллельно с операциями, выполняемыми в блоке внутренней памяти.
§16.1.3 Блок арифметическо-логический.
Состав:
-селектор источников данных (СИД)
-АЛУ
-селектор выходных данных (СВД)
На вход СИД подаются следующие шины:
-Шина данных A
-Шина данных В
-Шина “0” (когда с неё можно снять “0”)
-Шина Q
-Шина D
Выходов селектора данных будет только два:
-Шина данных R
-Шина данных S
(с этих шин информация поступает на АЛУ)
Шина данных F предназначена для выдачи данных на АЛУ. Она связанна с СВД.
На выходе СВД будет стоять трёхстабильный элемент. Осведомительные сигналы:
Z (Z=1, если F=0, где F - результат)
F3 – значение четвёртого разряда (в старшей секции используется как
знак).
C4 – перенос из старшего разряда.
- перенос по модулю два суммы С3 С4 Шина данных С:
С0 – используя С0 и С4 можно объединить микропроцессорные секции.
Имеется также несколько входных цепей:
P, G – для подключения секций В1/СУП (параллельный или групповой перенос)
Селектор источников данных (СИД).
Назначение: переключать шины на входе на шины на выходе. Коммутация входных шин на СИД входные шины АЛУ.
Правило коммутации (переключения):
На входе R СИД коммутирует шина данных А и шина данных В и больше туда ничего не подаётся. На входе S СИД коммутирует шина данных А , шина данных В, шина данных “0”, шина данных Q.
Схема шины данных D:
J – управляющий сигнал.
§16.1.4 Блок управления.
Состоит из трёх дешифраторов (3x8) . Дешифратор управляет полем источников, полем АЛУ и полем приёмников.
Поле управления “ J ”:
Таблица
I2 |
I1 |
I0 |
R |
S |
0 |
0 |
0 |
A |
Q |
0 |
0 |
1 |
A |
B |
0 |
1 |
0 |
0 |
Q |
0 |
1 |
1 |
0 |
B |
1 |
0 |
0 |
0 |
A |
1 |
0 |
1 |
D |
A |
1 |
1 |
0 |
D |
Q |
1 |
1 |
1 |
D |
0 |
Функции, которые будут решаться:
I2 |
I1 |
I0 |
Операция |
|
0 |
0 |
0 |
R+S+C0 |
|
0 |
0 |
1 |
S-R-1+С0 |
|
0 |
1 |
0 |
R-S-1+C0 |
|
0 |
1 |
1 |
R v S |
|
1 |
0 |
0 |
R & S |
|
1 |
0 |
1 |
R & S |
|
|
|
|
|
|
1 |
1 |
0 |
R S |
|
1 |
1 |
1 |
R S |
|
|
|
|
|
|
Поле приёмника: |
|
|
|
|
|
|
|
|
|
I2 |
I1 |
I0 |
Операция |
|
0 |
0 |
0 |
F → Q и если действует ОЕ F → J |
|
0 |
0 |
1 |
F→ Q |
|
0 |
1 |
0 |
F→ B , A→ J |
|
0 |
1 |
1 |
F→ B , F→ J |
|
1 |
0 |
0 |
F/2→ B, Q/2→ Q (сдвиг вправо) |
|
1 |
0 |
1 |
F→ B , Q→ Q (Q без сдвига ) |
|
1 |
1 |
0 |
2F→ B , 2Q→ Q (сдвиг влево) |
|
1 |
1 |
1 |
2F→ B , Q→ Q |
|
Определяют способ определения одного из регистров Блока внутренней памяти.
1)При этом способе можно осуществить одинарный сдвиг влево или вправо с занесением 0 в младший (старший) разряд.
2)В этом случае есть один одинарный циклический сдвиг.
3)Происходит циклический двойной сдвиг.
4)В этом случае может осуществиться арифметический сдвиг, при котором:
-при сдвиге вправо содержимое старшего разряда сохраняется;
-при сдвиге влево в младший разряд заносится 0;
§16.2 Схема управления адресом микрокоманды (УА-1, УА-2).
Эта схема относится к адресной части микрокоманды, одна из которых формирует четыре разряда адреса, по которому из управляющей памяти (ПЗУ) производится чтение определённой микрокоманды.
Кристаллы объединяются кратности четырём разрядам.
Структура:
-В АУ-1 предусмотрен выбор четырёх источников выдачи адресов.
1)Счётчик микрокоманд.
2)Счётчик памяти.
3)Регистр адреса.
4)Внешняя (входная) шина D.
На выходе эти адреса коммутируются блоком выбора адреса. Выбор источника определяется двумя разрядами S0’ и S1’ . Эти разряды относятся к третьей части.
S0’ |
S1’ |
Источник адреса |
|
|
0 |
0 |
|
Счётчик микрокоманд |
|
0 |
1 |
|
СТМ (возврат из процедуры) |
|
1 |
0 |
|
Регистр адреса |
|
1 |
1 |
|
Внешняя шина D |
|
|
|
|
|
|
|
|
|
|
|