Руководство пользователя по сигнальным процессорам Sharc

Проектирование системы 11

11.2.3.1. Задержка синхронизации входных сигналов

ADSP 2106x имеет несколько асинхронных входов: , , ,,

, , и FLAG3 0 (когда они сконфигурированы как

входы). Эти входные сигналы могут выставляться независимо от сигнала тактовой синхронизации процессора CLKIN. Перед распознаванием ADSP 2106x синхронизирует входные сигналы. Задержка перед распознаванием называется задержкой синхронизации. Для распознавания в определенном цикле любого асинхронного входного сигнала этот сигнал должен быть истинным перед моментом распознавания. Если входной сигнал не удовлетворяет времени установки для данного цикла, то он может распознаваться в течение следующего цикла. Поэтому, чтобы гарантировать распознавание асинхронного входного сигнала, он должен быть выставлен по крайней мере на один полный процессорный цикл плюс время установки и

время удержания (за исключением сигнала , который должен быть

выставлен по крайней мере на четыре процессорных цикла). Минимальное время до распознавания (т. е. время установки и время удержания) определяется в Технических характеристиках ADSP 2106x.

11.2.4. Выводы прерываний и таймера

Внешние выводы прерываний, флагов и вывод таймера могут использоваться для посылки и приема сигналов управления от других устройств системы.

Сигналы аппаратных прерываний принимаются по входам . Запросы

прерываний могут приходить от устройств, которым необходимо, чтобы ADSP 2106x выполнил некоторую задачу по требованию. Например, отображенные в карте памяти периферийные устройства могут использовать прерывания для указания процессору, что у них есть доступные данные. Прерывания подробно описаны в главе Управление программой. Выходной сигнал TIMEXP генерируется встроенным в кристалл таймером. Этот сигнал указывает другим устройствам, что запрограммированный интервал времени истек. Таймер также описан в главе Управление программой.

11.2.5. Выводы флагов

Выводы FLAG3 0 позволяют осуществлять сигнализацию между ADSP 2106x и другими устройствами. Например, процессор может устанавливать выходной флаг, чтобы прервать операцию хост процессора. Каждый вывод флага может программироваться как входной или выходной сигнал. Кроме того, многие команды ADSP 2106х могут использовать значение входного флага в качестве

401

11 Проектирование системы

условия, что позволяет эффективно осуществлять взаимодействие и синхронизацию между процессорами. Выводы флагов являются двунаправленными, все они выполняют одинаковые функции. Для программирования направления каждого вывода флага используются следующие биты в регистре MODE2:

При сбросе регистр MODE2 обнуляется, устанавливая все флаги как входные.

11.2.5.1. Входные флаги

Когда флаг запрограммирован как входной сигнал, его значение содержится в бите регистра ASTAT. Бит обновляется в каждом цикле входным значением на выводе флага. Входные сигналы флагов могут быть асинхронными по отношению к тактовой синхронизации ADSP 2106x, поэтому существует задержка в один цикл перед тем, как изменение сигнала на входе отобразится в ASTAT (если фронт входного сигнала не удовлетворяет требованиям времени установки для этого цикла).

Бит флага в ASTAT – только для чтения, если флаг настроен как входной сигнал. Иначе бит может считываться и записываться. Состояния битов флагов в ASTAT являются условиями, которые можно использовать в условных командах.

Заметим, что когда программа обработки прерывания помещает содержимое ASTAT в стек состояния, на биты флагов в ASTAT это не влияет. Значения этих битов переносятся из основной программы в программу обработки и из программы обработки назад в основную программу (т. е. после извлечения из стека состояния содержимого ASTAT).

(Более подробно см. «Сохранение и восстановление стека состояния» в разделе «Прерывания» в главе Управление программой).

11.2.5.2. Выходные флаги

Когда флаг сконфигурирован как выходной сигнал, значение сигнала на выводе флага принимает значение соответствующего бита в регистре ASTAT. Ваша программа может устанавливать или обнулять биты флагов в ASTAT, чтобы

402

Проектирование системы 11

Рис. 11.2. Синхронизация выходного флага

выдать сигнал другому процессору или периферийному устройству. Синхронизация выходных сигналов флагов показана на рис.11.2.

Биты флага в ASTAT не изменяются, когда содержимое регистра ASTAT помещается в стек состояния или извлекается из него.

11.2.6. Выводы интерфейса JTAG

Тестовый порт JTAG состоит из выводов ТСК, TMS, TDI, TDO и . Порт

JTAG может соединяться с контроллером, который выполняет сканирование границ с целью тестирования. Этот порт также используется эмулятором EZ ICE для получения возможности эмуляции на кристалле ADSP 2106x. Для использования эмулятора ваша проектируемая система должна иметь соединитель для его внутрисхемного зонда. Подробнее см. раздел «Эмулятор EZ ICE» далее в этой главе.

Входной сигнал интерфейса JTAG должен быть установлен (т.е. сброшен в ноль) или удержан в этом состоянии после включения питания для правильной работы ADSP 2106x. не оставляйте этот вывод неподключенным!

Если не выставлен (или его уровень не удержан низким) при

включении питания, то порт JTAG будет находиться в неопределенном состоянии, которое может привести к тому, что ADSP 2106x станет управлять

403

11 Проектирование системы

выводами, которые обычно находятся в третьем состоянии в течение сброса. Уровень сигнала может быть удержан низким при помощи перемычки

на землю на соединителе EZ ICE разрабатываемой платы (см. рис. 11.3 в разделе «Эмулятор EZ ICE»).

11.3. Эмулятор EZ-ICE

Эмулятор EZ ICE ADSP 2106x – это средство для отладки программ, выполняющихся в реальном времени процессором в вашей проектируемой системе. EZ ICE обеспечивает управляемую среду для наблюдения, отладки и тестирования в проектируемой системе путем прямого подключения к заданному процессору через интерфейс JTAG. Эмулятор может контролировать поведение системы при работе с максимальной скоростью. Он позволяет проверять и изменять ячейки памяти, регистры процессора и стеки.

Управление эмулятором EZ ICE в проектируемой системе реализуется через тестовый порт JTAG IEEE 1149.1, что обеспечивает выполнение внутрисхемной эмуляции без внесения изменений в систему. Эмулятор не влияет на начальную загрузку или синхронизацию системы. Внутрисхемный зонд эмулятора соединяется с хост компьютером IBM PC с помощью платы расширения, подключаемой к шине ISA.

Проектируемая система должна иметь 14 штырьковый соединитель для подключения 14 контактного разъема внутрисхемного зонда EZ ICE.

11.3.1. Соединитель на проектируемой плате

Эмулятор EZ ICE использует тестовый порт JTAG IEEE 1149.1 процессора для наблюдения и управления процессором разрабатываемой платы во время эмуляции. Для подключения зонда EZ ICE на плате необходимо установить 14 штырьковый соединитель, на который должны быть

выведены сигналы CLKIN, TMS, TCK, TDI, , TDO, и GND

всех процессоров в проектируемой системе. Зонд EZ ICE подключается непосредственно к этому соединителю для реализации внутрисхемной эмуляции. Длина линий между выводами JTAG процессора и соединителем должна быть как можно короче.

На 14 контактном двухрядном штырьковом держателе имеется ключ на месте третьего контакта; вы должны удалить контакт 3 из держателя. Площадь контактов должна составлять 0,025 квадратных дюйма, их длина – 0,20 дюйма.

404

Проектирование системы 11

Рис. 11.3. Соединитель для эмулятора EZ-ICE ADSP-2106x (вместе с перемычками)

Интервал между контактами должен быть 0,1×0,1 дюйма. Вершина штырьков должна быть больше высоты самой высокой составляющей под зондом эмулятора по крайней мере на 0.1 дюйма. Это нужно для того, чтобы обеспечить свободное место для дна зонда. Для установки подходят штырьковые держатели 3М, McKenzie и Samtec.

Сигналы BTMS, BTCK, и BTDI расположены таким образом, что

тестовый порт может также использоваться для тестирования прямо на плате. Если соединитель не используется для эмуляции, то поместите перемычки между контактами ВХХХ и ХХХ, как показано на рис. 11.3. Если вы не собираетесь использовать тестовый порт для тестирования прямо на плате,

подключите вывод к GND, а вывод BTCK к питанию. Сигнал на выводе

должен быть выставлен (через на соединителе) или его уровень

должен удерживаться низким после включения питания системы для правильной работы ADSP 2106x. Ни один из выводов ВХХХ (выводы 5, 7, 9, 11) не соединяется в зонде EZ ICE.

Сигнальные выводы JTAG в зонде EZ ICE нагружаются следующим образом:

405

11 Проектирование системы

«Подтягивающий» к питанию резистор номиналом 4,7 кОм, одна нагрузка TTL (выход с открытым стоком для ADSP 2106x)

*сигнал управляется низким уровнем, если питание разрабатываемой платы

отключено, и продолжает управляться низким уровнем, пока зонд EZ ICE не будет включен программно (после команды вызова).

На рис. 11.4 приведена схема соединения сигнальных линий при сканировании через порт JTAG в системе из нескольких процессоров ADSP 2106x.

Подключение CLKIN к контакту 4 держателя EZ ICE необязательно. Эмулятор использует сигнал CLKIN только при выполнении синхронных многопроцессорных операций, таких как старт, остановка и пошаговое выполнение программы в нескольких процессорах. Если вам не нужно, чтобы

406

Проектирование системы 11

эти операции выполнялись синхронно во всех процессорах, то просто замкните 4 контакт держателя EZ ICE на землю.

Однако, если необходимо использовать синхронные многопроцессорные операции и CLKIN подключен, то фазовый сдвиг импульсов тактовой синхронизации между несколькими процессорами ADSP 2106x и сигналом на выводе CLKIN держателя EZ ICE должен быть минимальным. Если фазовый сдвиг импульсов тактовой синхронизации слишком велик, то выполнение синхронных операций может быть сдвинуто на один цикл между процессорами.

Сигналы TCK, TMS, CLKIN (необязательный) и должны обрабатываться

как критичные в смысле фазового сдвига импульсов тактовой синхронизации сигналы. Их трассы должны быть как можно короче. Если в вашей системе сигналы TCK, TMS и CLKIN управляют большим числом процессоров (более восьми), тогда располагайте их как «дерево импульсов тактовой синхронизации» с использованием нескольких драйверов. (См. «Распределение тактовой синхронизации» в разделе «Проектирование высокочастотных схем» этой главы). Если синхронные многопроцессорные операции не нужны и CLKIN не подключен, то просто

используйте параллельную нагрузку на выводах TCK и TMS. TDI, TDO и – не критичные в смысле сдвига импульсов тактовой синхронизации сигналы.

11.4. Согласование входных сигналов

Процессор ADSP 2106x – это КМОП (CMOS) устройство. Он имеет входные цепи согласования, которые фильтруют или фиксируют входные сигналы для снижения чувствительности к помехам, таким как короткие выбросы и отражения. В следующих разделах обосновывается необходимость этих схем и рассматривается их влияние на входные сигналы.

Типичный КМОП вход состоит из инвертора, который имеет точку переключения приблизительно 1,4 В. Этот уровень выбран как средняя точка определяемых спецификацией стандартных интерфейсов TTL уровней VIL=0.8 В и VIH=2,0 В. К сожалению, входной инвертор имеет быструю реакцию на входные сигналы и внешние короткие выбросы длиннее 1 нсек. Поэтому после входного инвертора на некоторых входах процессора добавлены цепи подавления коротких выбросов, цепи фильтрации и гистерезисные цепи.

11.4.1 Схемы подавления коротких выбросов

Процессор имеет расположенные на кристалле схемы подавления коротких выбросов, которые фиксируют входные сигналы на некоторый промежуток

407

11 Проектирование системы

времени после определения перехода уровня. Эти схемы предназначены для снижения чувствительности входа к отражениям и звону после приема первого фронта. Поэтому эти цепи не обеспечивают устойчивость к хаотично размещенным коротким выбросам. Схемы подавления коротких выбросов используются только для некоторых сигналов, которые применяются как стробы. Этими сигналами являются:

Схемы подавления коротких выбросов фиксируют входной сигнал приблизительно через 4 5 нсек после того, как был определен переход уровня. Схемы подавления коротких выбросов не ставятся на линиях данных, адреса и линиях управления, значения на которых устанавливаются истинными перед их использованием. Схема подавления коротких выбросов используется на входе тактовой синхронизации CLKIN.

11.4.2. Цепи фильтрации на входах линк-портов

На входах линк портов имеются цепи фильтрации. Для большинства сигналов фильтрация не используется, так как она задерживает приходящий сигнал и поэтому нарушает синхронизацию. Фильтрация реализуется только на входах данных и сигнала тактовой синхронизации. Это возможно, так как линк порты синхронизируются самостоятельно, т. е. сигнал тактовой синхронизации и данные передаются вместе. Важной является не абсолютная, а только относительная задержка между сигналом тактовой синхронизации и данными.

При фильтрации сигналов LxCLK и LxDAT3 0 с помощью одинаковых цепей влияние на LxCLK коротких выбросов и отражений снижается, а относительная задержка остается без изменения. Фильтр игнорирует импульсы максимальной амплитуды (короткие выбросы) короче 2 нсек. Короткие выбросы с неполной амплитудой могут быть немного шире. Схема подавления коротких выбросов не применяется в линк портах, так как линк порты могут использоваться с длинными последовательно нагруженными линиями передачи, где отражения не возникают рядом с переключениями сигнала.

408

Проектирование системы 11

11.4.3. Гистерезис входа

Гистерезис используется только на входе сигнала . Гистерезис смещает

точку переключения входного инвертора немного выше 1,4 В для переднего фронта и немного ниже 1,4 В для заднего фронта. Ширина петли гистерезиса приблизительно ±0,1 В. Гистерезис предназначен для предотвращения множественного переключения сигналов, для которых разрешено большое время переключения (например, на линии сброса с задержкой, вносимой входной RC цепью). Гистерезис не используется для снижения влияния звона входных сигналов с короткими фронтами, так как ширина петли гистерезиса, который может использоваться в КМОП микросхемах, слишком мала. Малая ширина петли гистерезиса допустима из за ограничения на допустимое в худшем случае отклонение уровня входных сигналов TTL VIL и VIH. Обратитесь к Техническим характеристикам ADSP 2106x.

11.5. Проектирование высокочастотных схем

Поскольку процессор может работать на высоких частотах тактовой синхронизации, при проектировании печатной платы и компоновке элементов должны учитываться проблемы целостности сигнала и влияние шумов. Эти вопросы рассматриваются в следующих разделах, где также предлагаются различные методы проектирования и отладки систем.

Начальные версии ADSP 2106x работали на частоте тактовой синхронизации 33 и 40 МГц. Приведенная ниже информация предполагает использование этих тактовых частот. Обратитесь к обновленным Техническим характеристикам ADSP 2106x для получения данных о текущей частоте тактовой синхронизации.

11.5.1. Характеристики тактовой синхронизации и дрожание фронтов

Сигнал тактовой синхронизации должен быть свободен от звона и дрожания фронтов. Дрожание фронтов сигнала тактовой синхронизации легко возникает в системе, где используются сигналы тактовой синхронизации с различными частотами. Высокочастотное дрожание фронтов в сигнале тактовой синхронизации ADSP 2106x может привести к появлению неполных внутренних циклов. Дрожание фронтов должно быть менее 0,25 нсек на 40 МГц и менее 0,5 нсек на 33 МГц (или на более низких частотах).

Никогда не используйте совместно буферы одной интегральной микросхемы для различных частот тактовой синхронизации. Это приведет к чрезмерному дрожанию фронтов!

409

11 Проектирование системы

Частота 1

Тактовая

частота

Частота 2

Разнесите части системы, работающие на различных частотах, физически как можно дальше друг от друга.

Сигнал тактовой синхронизации, используемый в ADSP 2106x, должен иметь время нарастания 3 нсек или меньше и должен соответствовать максимуму (3 В) и минимуму (0,4 В) уровня напряжения.

11.5.2. Распределение сигнала тактовой синхронизации

Для синхронного взаимодействия процессоров по внешней шине временной сдвиг сигналов тактовой синхронизации между ADSP 2106x в многопроцессорном кластере должен быть минимальным. Сигнал тактовой синхронизации должен разводиться по линиям передачи с определенным сопротивлением, которое может включаться в конце или в начале линии. Вариант расположения согласованной нагрузки в конце линии показан на рис. 11.5, в начале линии – на рис. 11.6.

Обычно при большом расстоянии между процессорами не рекомендуется располагать согласованную нагрузку в конце линии. Устройства, находящиеся на разном расстоянии друг от друга, будут получать сдвинутые друг относительно друга сигналы таковой синхронизации. Задержка распространения сигнала по линии передачи на печатной плате обычно составляет 1 нсек на 5 6 дюймов.

На рис. 11.6 приведен пример распределения сигнала тактовой синхронизации по нескольким линиям передачи с последовательной нагрузкой. В этом случае задержка распространения в каждой линии будет одинакова. Каждое устройство должно располагаться в конце линии передачи. Трассы должны разводиться таким образом, чтобы задержка сигнала в каждой была одинаковой. Может использоваться сопротивление линии выше 50 Ом, но трассы сигнала тактовой синхронизации должны находиться в слоях печатной платы, ближайших к слою земли. Это позволяет снизить перекрестные помехи и стабилизировать задержку. На конце линии может подключаться более одного устройства, но длина соединений между ними должна быть как можно меньше, а их сопротивление

410