34.Интерфейс многоразрядного индикатора?

Индикатор статического тапа.

Строится на базе параллельного адаптера 12-м выходным каналом которого подключается дешифратор цифрового кода и семи сегментным индикатор. Количество индикаторов определяется количеством десятичных разрядов дисплея. Для высвечивания одной цифры потребуется 4 разряда каналов параллельного адаптера. Дешифратор цифрового кода преобразует 4-х разрядный двоичный код в семи сегментным код индикатор. Вывод цифровой инфы осуществляется через аккумулятор по адресу регистру параллельного адаптера цифра будет не записан новый цифровой код.

Интерфейс индикатора сканирующего типа.

Интерфейс сканер типа используется 1 дешифратор, который подключается ко всем индикаторам одновременно, а индикатор к дешифратору подключается поочередно за счет схемы управления при большой частоте переключения на дисплей будет наблюдаться устойчивое изображение.

На выходе дешифратора поочередно комбинируется одна тетра вносимого из канала параллельного интерфейса работающего в режиме нуля.

Переключение осуществляется мультиплексором, которые управляется двоичным кодом с выхода счетчика. Этот вход одновременно подается на вход 2 дешифратора, который в зависимости от кода подключает через транзистор ключи один из индикаторов генератор задает скорость переключение ключа индикатора и выдаваемой инфы.

35.Интерфейс модуля памяти?

Способы построения интерфейса модуля памяти определяется следующими основным характеристиками памяти.

1 Объём

2 Структура

3Способ обмена данными

1 Интерфейс модуля памяти с несколькими микросхемами пзу.

Все адресное пространство делится между микросхемами ПЗУ.

Доступ выхода дешифратора возможен только при подаче на вход сигнала низкого уровня «V» который формируется на схеме «И» из 3 старших разрядов ША управление данных определяется низкий уровень сигнала чтения заполнен устройство т.к. микросхема ПЗУ имеет только один сигнал выборку то он формирует на дополнительных элементах или.

Выходные сигналы ПЗУ поступают на ШД при появлении сигнала чтения ПЗУ

ПЗУ имеющее значение сигнала выбора лог.единицы отключается от Системной Шины.

2 Интерфейс модуля памяти с озу и пзу.

При низком уровне сигнала на этом выходе регистры микросхем подключены к ШД адресуемая область памяти выбирается дешифратором младший разряд с нулевого по десятый используется для адресации памяти внутри микросхем 14 и 15 разряды используется для разрешения работы при активном уровне сигналов записи микросхема ПЗУ блокируется а их выходы отклоняются от ШД чтение данных из ПЗУ возможно при низком уровне сигнала чтения заполненном устройстве.

37.Процессорное ядро мк?

Основными характеристиками ядра.

1 набор регистров для хранения данных .

2 Система команд процессора

3 Способы адресации операнд в пространстве памяти.

4 Организация процесса выборки исполнения команд.

С точки зрения команд адресации процессорное ядро реализует один из 2 способов построения процессоров.

1 Способ

CISC архитектуры реализует полную систему команд формат клина может 1 2 3-ех байтовым при этом все команды могут использовать любой из способов адресации выборка команды из памяти осуществляет по байтам в нескольких циклов. Количество циклов может быть от 1-12