3. Программа занятия

1. Составление карты памяти микропроцессорной системы.

2. Изучение электрических схем подключения микросхем памяти к МП системам.

2. Изучение способов и схем регенерации динамической памяти.

3. Анализ схемы подключение контроллера динамического ОЗУ к процессору и модулям памяти.

4. Примеры подключения зу к шинам мп системы

На рисунке 2.2 показан вариант организации структуры статического ОЗУ, который позволяет увеличивать объем памяти путем наращивания количества хранимых слов. Десять младших разрядов A0 – A9 адреса в рассматриваемой структуре также одновременно подаются на все восемь микросхем D1 – D8. При этом все одноименные входы DI микросхем объединены в один общий вход и все одноименные выходы DO объединены в один общий выход. Отсюда следует, что в определенный момент времени должна активизироваться только одна из восьми микросхем. Для этих целей используются три дополнительных адресных разряда A10–A12, которые подаются на дешифратор D9 выбора микросхемы памяти. С выхода дешифратора сигналы активизации поступают на раздельные входы CS каждой микросхемы памяти. Поскольку входы микросхем инверсные, то дешифратор также должен иметь инверсные выходы Y0 – Y7. Таким образом, емкость подобной структуры определяется как 8×1024 байт.

На практике часто используется комбинированная структура, объединяющая наращивание как разрядности, так и количества хранимых слов. В этом случае формируется некоторое количество однотипных групп микросхем, объединенных в структуру с наращиванием разрядности слов. Далее эти группы объединяются в единую структуру с наращиванием количества хранимых слов. Разрядность слов комбинированной структуры определяется разрядностью слова одной группы микросхем, включенных по схеме наращивания разрядности.

Рисунок 2.2 – Схема подключения микросхем памяти статического ОЗУ к системной шине

На рисунке 2.3 изображена схема организации 16-разрядного ОЗУ. Оперативное ЗУ выполнено в виде двух 8-разрядных банков. Один L используется для хранения младших байтов 16-разрядного слова, а второй H – для старших байтов. Выбор младшего происходит при нулевом значении, а второго – при активном (нулевом) значении сигнала ВНЕ. При А₀=ВНЕ=0 производится выборка 16-разрядного слова.

Старшие разряды адресной шины используются для выбора микросхем памяти, если емкость ОЗУ превышает емкость БИС ДОЗУ. В таком случае вся память разбивается на блоки (страницы), а для выбора (адресации) страницы применяется дешифратор страниц. На рисунке 2.3 изображен выбор банка 3 (вывод дешифратора адреса 3 через перемычку S1 и логические элементы И для нулевых сигналов (DD5.1 и D5.2) соединен с входами выбора микросхем CS обеих банков ОЗУ.

Рисунок 2.3 – Схема реализации 16-разрядного ОЗУ

На рисунке 2.4 показана схема подключения БИС динамического ОЗУ к шинам микропроцессорной системы. Как видно из схемы, адрес на БИС RAM в мультиплексированном виде поступает либо с адресной шины микропроцессора, либо с адресной шины регенерации контроллера динамической памяти.

Рисунок 2.4 – Схема организации динамической памяти компьютера

Переключение мультиплексора в режим регенерации осуществляется подачей с КДП сигнала REF. Контроллер динамической памяти КДП также формирует сигналы стробирования динамической памяти RAS и CAS, а также сигналы записи/чтения микросхем ДОЗУ MWRTC. Выходной слово ДОЗУ сохраняется в буферном регистре BF.

Для управления регенерацией динамической памяти больших размеров некоторые КДП формируют несколько каналов сигналов RAS и CAS.