3 Суматори з груповою структурою

Ідея побудови суматорів із груповою структурою повторює принцип, що використовується у лічильниках з комбінованим перенесенням.

Однорозрядні суматори багаторазрядного пристрою розбиваються на групи так, щоб виконувалася умова n=ml, де n - загальне число розрядів суматора; l - число виділених груп; m - число однорозрядних суматорів в одній групі.

При цьому як у кожній групі, так і між групами можливі різноманітні види переносу. Серед подібних структур найбільшого поширення одержали схеми з ланцюговим і паралельно - паралельним перенесенням.

Суматори з ланцюговим перенесенням реалізують усередині виділених груп рівнобіжний перенос, в той час як між групами використаний принцип послідовного переносу.

Такий підхід, підвищує швидкодію багаторазрядного суматора, дозволяє значно спростити його схему. Це досягається за рахунок обмеження числа вхідних сигналів БУП тільки сигналами даної групи суматорів.

На рисунку 7 приведений приклад реалізації даного принципу. Кожна з l груп, крім останньої, складається з m-разрядного суматора з паралельним переносом і БУП, що формує вхідний сигнал переносу для наступної групи суматорів.

Особливістю використаного БУП є формування тільки одного сигналу переносу, що спрощує його структуру. На рисунку 8 як приклад приведена спроектована з використанням ФАЛ (1) логічна схема такого БУП для m=4

(1)

Результуючий час складання у схемах типу, що розглядається, визначається співвідношенням

(2)

Так, при побудові схеми рис. 8 16-розрядного суматора (m=l=4) t_цΣ =19t_зр.

Для порівняння аналогічна схема з використанням принципу послідовної передачі сигналу переносу забезпечить затримку одержання результату t_MΣ =[6+2(16-1)t_зр=36t_зр, тобто у 1,94 рази більше.

Суматор з паралельно-паралельним переносом реалізує як всередині груп, так і між групами принцип паралельного переносу.

Це дозволяє без зайвого ускладнення схеми пристрою одержати максимально високу швидкодію.

По в суті даній схемі той самий принцип формування сигналів переносу застосований двічі: один раз - усередині кожної групи, другий - між групами.

Тому для формування сигналу переносу між групами використовуються функція переносу g_і nf передача переносу h_і.

Структурна схема, яка реалізує даний принцип, приведена на рисунку9.

Сумарний час виконання операції складання в розглянутій структурі , t_пппΣ, = 11t_{з р}.

Збільшення розрядності кодів складників призводить до необхідності збільшення або числа груп суматорів, або кількість суматорів в кожній групі, що значно ускладнює технічну реалізацію схеми блоку прискореного переносу.

Спрощення цієї схеми можна досягнути єднанням груп суматорів у підгрупи при організації між цими підгрупами паралельного переносу, тобто принцип паралельного переносу в таких схемах застосовується тричі.

Рисунок 7 – Структурна схема багаторозрядного суматора з ланцюговим переносом

Строго говорячи, при збільшенні розрядності кодів складників цей принцип можна застосовувати і більшу кількість разів, що дозволяє одержати високу швидкодію суматора при відносно простих технічних рішеннях блоку прискореного переносу.

Окремим випадком суматора з паралельно-паралельним перенесенням є суматор з умовним переносом.

Суть його побудова полягає в наступному: N-розрядний суматор розбивають на дві підгруп. В підгрупі молодших розрядів складання ведеться як у звичайній схемі.

Складання в підгрупі старших розрядів виконується для р=1 і р=0. До моменту завершення складання в підгрупі молодших розрядів результат складання в підгрупі старших розрядів для обох значень сигналу переносу вже готовий.

В залежності від отриманого значення сигналу перенесення в підгрупі молодших розрядів залишається вибрати потрібний результат від складання в підгрупі старших розрядів.

Рисунок 8 – Структурна схема блоку прискореного переносу

4-розрядного суматора з послідовним переносом

Рисунок 9 – Структурна схема багаторозрядного суматора з паралельно-паралельним перенесенням.

4 ДВОСТУПЕНЕВІ ТРИГЕРИ

Т-тригер(рахунковий тригер), згідно визначених входів, повинен змінювати свій поточний стан на протилежний по кожному активному логічному сигналу, який діє на інформаційному вході Т.

Даному алгоритму роботи відповідає таблиця переходів (табл. 1), в якій активним вважається сигнал логічної 1 і логічний вираз вигляду

(3)

Цей вираз характеризує роботу асинхронного Т-тригера. Використовуючи зауваження, зроблені при розгляді синхронного RS-тригера, можна легко одержати вираз для синхронного Т-тригера:

(4)

Реалізація даного режиму роботи з використанням найпростішого елементу пам'яті вимагає подачі на останній для кожного подальшого перемикання інверсних значень вхідних сигналів.

Такий режим забезпечується введенням в RS-або D-тригер ланцюгів додаткового зворотного зв'язку (рис.10)

Одержані структури відповідають алгоритму роботи Т-тригера. Проте на практиці вони не можуть забезпечити його надійне функціонування.

Таблиця 1 - Таблиця переходів Т-тригер

		T
0 0 1 1	0 1 0 1	0 1 1 0

а) б)

Рисунок 10 – Асинхронні Т-тригери на основі RS (a) і D-тригерів (б)

Рисунок 11 – Двоступеневий Т-тригер

Пояснюється це тим, що в даному випадку елемент пам'яті одночасно повинен виконувати дві взаємовиключні функції. З одного боку, він повинен бути джерелом інформації, а з іншою, її приймачем.

Очевидно, що одночасне виконання цих функцій одним тригером неможливе, оскільки прийом нової інформації автоматично означає втрату старої. Тому при ідеальній швидкодії використовуються ЛЕ приведені структури непрацездатні.

Непрацездатні дані структури і при використовуванні елементів, що володіють власною інерційністю, або зовнішніх ланцюгів затримки (рис.10).

Пояснюється це наступним: якщо до моменту зміни сигналів на входах R, S або D сигнал Т ще не знятий, відбувається наступне перемикання тригера. В результаті пристрій починає функціонувати як генератор незгасаючих коливань.

Для їх усунення необхідно або використовувати додатковий елемент пам'яті запам'ятовує нові значення сигналів R, S або D і подаючи їх на інформаційні входи основного елементу пам'яті тільки після зняття активного сигналу з входу Т, або штучно обмежувати тривалість сигналу Т.

Ці принципи реалізовані в так званих двоступеневих тригерах і тригерах з динамічним управлінням.

У двоступеневому тригері суперечності між процесами зберігання старої і прийомом нової інформації вирішені введенням другого запам’ятовуючого елементу.

При цьому нова інформація формується спочатку тільки у вхідному ступені тригера при збереженні старої інформації у вихідному його ступені.

Коли новий стан вхідного ступеня сформовано і знятий активний рівень сигналу з входу Т, відбувається її перезапис у вихідний ступінь пристрою.

Таким чином двоступеневий тригер фактично складається з двох послідовно сполучених тригерів-ведучого і відомого (рис.10). Для усунення режиму автоколивань синхронізація роботи ведучого і відомого тригерів здійснюється інверсними логічними рівнями.

Рисунок 12 – Структурна схема двоступеневого RS-тригера із заборонними зв'язками

Рисунок 13 – Умовне графічне позначення двоступеневого RS-тригера

Часто двоступеневий тригер називають MS-тригером (від англійських слів master і slave - господар і раб). Слід зазначити, що по структурі двоступеневого можуть бути побудовані будь-які типи тригерів.

Як приклад розглянемо реальну структуру двоступеневого RS-тригера, яка носить назву тригера із заборонними зв'язками (рис.11).

На інтервалі дії сигналу С = 0 на виходах першого (DD1) і другого (DD2) елементів 2И-НЕ присутні сигнали лог. 1. Ці сигнали пасивні для першого асинхронного RS-тригера (DD3) і він знаходиться в режимі зберігання інформації.

Припустимо, при цьому Q₁= l, а = 0. Ці сигнали сумісно з вихідними сигналами першого і другого елементів (DD1 і DD2) 2И-НЕ подаються на входи першого (DD4) і другого (DD5) елементів ЗИ-НЕ.

В результаті на входах другого асинхронного RS-тригера (DD6) формуються сигнали S₂ = 0 і R₂= 1. По цим сигналам другий асинхронний RS-тригер встановлюється в одиничний стан.

Таким чином, на інтервалі дії сигналу С=0 інформація з першого тригера переписується в другий тригер, на виході якого встановлюються сигнали Q₂=l і =0.

Припустимо, на входах тригера діють сигнали R=1 і S = 0. Тоді по сигналу С= 1 безпосередньо на входах R₁ і S₁ першого асинхронного тригера DD3 сформуються сигнали R₁ = 0 і S₁ = 1, які скидають його. Одночасно. з цим сигнал логічного 0 з виходу першого елементу 2И - НЕ (DD1) не, поступаючи на входи першого (DD4) і другого (DD5) елементів ЗИ-НЕ, формує на їх виходах пасивні для другого асинхронного RS-тригера сигнали. Тому цей тригер знаходиться в режимі зберігання інформації.

Отже, при С=1 вхідна інформація записується в тригер (DDЗ) першого ступеня. Тригер другого ступеня (DD6) береже стару інформацію, яка буде замінена на нову тільки на інтервалі дії сигналу С=0.

Із сказаного виходить, що використовування двоступеневих тригерів, виконаних по структурних схемах рис. 11 і 12 дозволяє забезпечити високу надійність функціонування тригерів з внутрішніми ланцюгами зворотної зв'язки.

На принципових схемах двоступеневі тригери позначаються здвоєною буквою (ТТ) (рис. 13).

JK-тригер є самим універсальним тригером, оскільки на його основі можуть бути виконані будь-які з описаних раніше типів тригерів. На відміну від RS-тригера, JK-тригер не має заборонених комбінацій вхідних сигналів і його таблиця переходів (таб. 2) в припущенні, що активним є сигнал лог. 1, має наступний вигляд:

Таблиця 2 – Таблиця переходів JK-тригера

0 0 1 1	0 1 0 1	0 1 - -	- - 1 0

Ця таблиця відображає дане раніше визначення входів J і K, які при подачі на них активного вхідного сигналу відповідно встановлюють і скидають JK-тригер.

Склавши карту Вейча для приведеної таблиці, можна одержати аналітичний вираз, що описує роботу асинхронного і синхронного JK-тригерів

(5)

З таблиці переходів JK-тригера видно, що при подачі на інформаційні входи J і K відразу двох активних логічних рівнів, тригер працює як рахунковий. Отже, структурна схема даного тригера повинна повторювати схему Т- тригера, тобто повинна містити додаткові ланцюги зворотного зв'язку. Тому структура JK-тригера базується на структурі MS-тригера або тригера з динамічним входом.

Рисунок 14 – Структурна схема JK-тригера

Оскільки введення зворотних зв'язків вирішує задачу виключення заборонених комбінацій вхідних сигналів, входи J і K можуть функціонувати як входи R і S RS-тригера.

Виконана з урахуванням зроблених зауважень структурна схема JK-тригера приведена на рис. 14.

Очевидно, що завжди на вхід одного з логічних елементів ЗИ-НЕ з виходу тригера поступає активний логічний сигнал, а на вхід другого елементу ЗИ-НЕ - пасивний логічний сигнал.

Внаслідок цього при будь-яких комбінаціях вхідних сигналів безпосередньо на входах першого RS-тригера не можуть з'явитися два активні логічні рівні.

Раніше вже наголошувалося, що JK-тригер є універсальним і дозволяє побудувати на своїй основі всі розглянуті раніше типи тригерів. Сказане ілюструється рис. 15.

Слід зазначити, що JK-тригер, аналогічно раніше розглянутим, може додатково забезпечуватися входами асинхронної установки R і S, сигнали на яких мають пріоритет над сигналами решти входів.

а) б) в)

г) д)

а) – синхронний RS-тригер; б) - D-тригер; в) – синхронний Т-тригер; г) – асинхронний RS-тригер; д) – асинхронний Т-тригер

Рисунок 15 – Побудова тригерів на основі JK-тригера: