А.3.2. Підключення динамічного озп і пзп типу eeprom

На рис.А.6. наведено фрагмент схеми електричної принципової, що ілюструє під’єдання вузлів динамічного ОЗП (DD6) і ПЗП на базі мікросхеми Flash пам’яті до мікроконтролера.

Рис.А.6. Приклад під’єдання динамічного ОЗП і ПЗП до мікроконтролера. Схема електрична принципова.

Підсистема зовнішньої пам’яті ОЗП побудова з використанням модуля MT48LC16M4A2 виробництва Micron.

Основні властивості:

• повністю сумісна з РС-100 і РС-133;

• повністю синхронна; всі сигнали захоплюються при передньому фронті синхросигналу;

• має внутрішній конвеєр, що дозволяє міняти стовпцеву адресу кожного циклу;

• час регенерації 64 мс;

• організація 16 М * 8 * 4.

Пам’ять готова до роботи через 132 мс після стабілізації синхросигналу на системній шині.

В підсистемі використовуються 1 модуль зовнішньої пам’яті ОЗП типу SDRAM, який взаємодіє з мікроконтролером на частоті CLK. Для цього вихід CLKOUT мікроконтролера з’єднаний з входом CLK пам’яті. Вибір банку пам’яті здійснюється за допомогою сигналу мікро контролера і пам’яті. Входи використовуються для введення команд для пам’яті і формуються модулем керування зовнішньою пам’яттю мікроконтролера. Сигнал CKE дозволяє надходження синхросигналу до пам’яті. Пам’ять має 13 адресних розрядів A0-A12 з’єднаних з адресними лініями АDDR[1:10], АDDR11, АDDR12 магістралі адрес. Адресний вхід А10 використовується при регенерації пам’яті і тому з’єднаний з виходом мікроконтролера SA10. 16-ти розрядна магістраль даних під’єднана до виходів DQ0-DQ15. Доступ до окремих молодшого і старшого байт здійснюється сигналами DQML, DQMH відповідно. Загальна ємність зовнішньої оперативної пам’яті підсистеми складає 64 Мбайт.

Підсистема зовнішньої пам’яті початкового завантаження типу Flash побудована з використанням модуля PSD4256G6V виробництва STMicroelectronics. Це 1 МБ пам’яті типу Flash, в якій зберігається програма, що завантажується при ввімкнені системи, або при апаратному скиді. Дана пам’ять має програмовані порти, що можуть використовуватися для збільшення кількості керуючих сигналів, замість дешифратора. 20-ти розрядні входи адрес пам’яті (ADIO[0-15], PC[0-3]) під’єднані до відповідних сигналів шини адрес підсистеми. 16-ти розрядні виходи даних під’єднані до відповідних ліній магістралі даних. шину даних, що під’єднуються до відповідних сигналів мікроконтролера. Сигнал читання пам’яті управляється сигналом мікроконтролера . Читання молодшого байту відбувається шляхом встановлення непарної адреси на шині адрес сигналом мікроконтролера SDQM0, що заводиться на молодший розряд адресного входу пам’яті. Читання старшого розряду даних відбувається встановленням мікроконтролером сигналу SDQM0, що заведений на вхід CNTL2 мікросхеми пам’яті. Пам’ять програмується за допомогою інтерфейсу JTAG, лінії якого заведені на відповідні сигнали комутованого порту PE. Сигнал JTAG інтерфейсу заведений на вхід пам’яті і використовується при програмуванні та генерації сигналу апаратного скиду вузлом скиду (reset).