2. Описание алгоритма реализации заданной операции

Алгоритм реализации данной функции:

1. Записать начальных значений в регистры.

2. Находим максимальное значения - Аmax.

3. Выполним умножение A_max * 3.2 и округлим значение.

4. Последних 4 бита информации переведем в код 2-4-2-1.

5. Запишем результат в регистр.

Реализация умножения А*В:

1. В регистр А записываем Амакс.

2. В регистр В записываем 3,2₁₀=11,001₂

3. Если младший разряд регистра В равен 1, то в сумматор прибавляю регистр А, иначе 0.

4. Выполняю сдвиг А вправо, в В влево.

5. Действие 3-4 повторяется 5 раз.

Округление числа.

Если в дробной части первый бит после запятой равен 1, то округляем в большую сторону.

3.Блок-схема устройства и описание работы цикла

Описание работы блок-схемы:

1. Записать начальных значений в блок хранения.

2. Выполним нахождения максимального значения Аmax.

3. Выполним умножение A_max * 3.2 и округляем.

4. Последних 4 бита информации переведем в код 2-4-2-1.

5. Последовательно выведем результат.

4. Составление и минимизация комбинационных схем.

Составление всех устройств будет производиться в базисе импликации, лог. 0. Следовательно все логические схемы будут построены на следующих элементах:

Импликация:

УГО

Таблица истинности элемента:

A	B	F
0	0	1
0	1	1
1	0	0
1	1	1

4.1. Составление комбинационной схемы регистра.

Несколько триггеров можно объединить в регистр - узел для хранения чисел с двоичным представлением цифр разрядов. Основными видами регистров являются параллельные и последовательные (сдвигающие).

В параллельном регистре на тактируемых D-триггерах рисунок 1 код запоминаемого числа подается на информационные входы всех триггеров и записывается в регистр с приходом тактового импульса. Выходная информация изменяется с подачей нового входного слова и приходом следующего синхроимпульса. Такие регистры используют в системах оперативной памяти. Число триггеров в них равно максимальной разрядности хранимых слов.

Параллельные регистры будут построены на триггерах типа D. Такой триггер имеет вид:

Где D – информационный вход триггера, С – разрешение на запись (управляющий сигнал), Q и – прямой и инверсный выходы. Информация, пришедшая в триггер по входу D параллельная запись информации происходит синхронно, по положительному значению тактового импульса.

Вывод информации из регистра осуществляется через прямые выходы соответствующих триггеров.

n-разрядный регистр имеет вид:

4.2.Составление комбинационной схемы сумматора

Сумматор — логический операционный узел, выполняющий арифметическое сложение кодов двух чисел. При арифметическом сложении выполняются и другие дополнительные операции: учёт знаков чисел, выравнивание порядков слагаемых и тому подобное. Указанные операции выполняются в арифметическо-логических устройствах (АЛУ) или процессорных элементах, ядром которых являются сумматоры.

Сумматоры классифицируют по различным признакам.

В зависимости от системы счисления различают:

двоичные;

двоично-десятичные (в общем случае двоично-кодированные);

десятичные;

прочие (например, амплитудные).

По количеству одновременно обрабатываемых разрядов складываемых чисел:

одноразрядные,

многоразрядные.

В нашей курсовой работе используем, двоичные многоразрядные сумматоры.

На рисунке изображен сумматор, который может сложить любые n-битные числи в двоичном коде.

Этот n-разрядные сумматор построен на одноразрядных сумматорах, которые рассмотрю ниже. Эти одноразрядные сумматоры подключены последовательно, переполнение идёт с одного сумматора на другой и выходит в P.

Рассмотрим одноразрядный сумматор:

таблица истинности для одноразрядного сумматора			Выходы
An	Bn	Pn	Sn	Cn
0	0	0	0	0
1	0	0	1	0
0	1	0	1	0
1	1	0	0	1
0	0	1	1	0
1	0	1	0	1
0	1	1	0	1
1	1	1	1	1

Полный сумматор в базисе: