- •3. Цифровіе устройства
- •3.1 Основы алгебры логики.
- •3.2 Последовательностные логические схемы
- •3.2.1 Триггеры
- •3.2.2 Счетчики
- •3.2.3. Регистры
- •3.3 Комбинационные интегральные микросхемы
- •3.3.3. Сумматоры.
- •3.3.1. Дешифраторы
- •3.3.2. Мультиплексоры.
- •3.4 Аналого-цифровые преобразователи.
- •3.4.1 Простейший аналого-цифровои преобразователь
- •3.4.2 Высокоточный ацп с двойным интегрированием
3.2 Последовательностные логические схемы
3.2.1 Триггеры
Большинство триггеров имеют два выхода: прямой Q и инверсный Q^, т.е. Q=1, Q^= 0 или наоборот Q = 0, Q^= 1. Состояние триггера определяют по значению выхода Q – нулевое Q = 0 и единичное Q = 1. Триггер изменяет свое состояние при некоторых сочетаниях входных сигналов (режим переключения) и сохраняет свое состояние при действии других сочетаний сигналов (режим хранения), т.е. обладает памятью. Существует большое количество триггеров разного типа, построенных на элементах И-НЕ, ИЛИ-НЕ, которые синтезируются как комбинационные логические схемы, а также триггеры в виде интегральной микросхемы. По способу функционирования различают: триггеры RS – триггеры с раздельной установкой, D – триггеры задержки, T – счетные триггеры, JK – универсальные триггеры. Название триггеров определяются первыми буквами английских слов: set-установить, reset-сбросить, toggle-релаксатор, delay-задержка, jerk-резко включить, kill-резко выключить. По способу синхронизации триггеры разделяются на асинхронные и синхронные или тактируемые.
Рассмотрим пример построения отмеченных выше триггеров и временные диаграммы прямого выхода.
А
синхронный
RS-триггер, (рис. 3.1), построенный на
элементах И-НЕ, требует подачи инверсных
сигналов на входы R и S.
Т
актируемый
(синхронный)
RS – триггер (рис. 3.2), имеет два информационных
входа и тактирующий вход (Gate), который
разрешает его переключение при наличии
соответствующих сигналов на информационных
входах – как это показано на диаграмме.
D
– триггер
(Рис. 3.3) имеет один информационный вход
D, другой тактирующий C и устанавливается
в состояние, соответствующее входу D
при действии тактирующего сигнала C.
JK – триггер (Рис. 3.4) универсальный и работает по правилу RS – триггера (вход J=S, вход K=R), переключаясь по срезу синхроимпульса. От RS – триггера он отличается тем, что комбинация J=K=1 не является запрещенной. При наличии этих сигналов он изменяет свое состояние на противоположное тому, в котором находился.
Т
-
триггер (Рис.
3.5) имеет один вход, который является и
тактирующим и информационным. Данный
триггер строится на основе JK – триггера,
при J=K=1, а вход C является информационным.
3.2.2 Счетчики
Операция счета, выполняемая счетчиком, состоит в изменении значения слова (состояния счетчика) на единицу. Счетчики, выполняющие операцию суммирования значения слова с единицей, называют двоичными суммирующими, а при вычитании из слова единицы счетчики называют двоичными вычитающими. Счетчик, в котором реализуются обе операции, называют реверсивным. Максимальное число, которое может быть записано счетчиком равно N = 2n – 1, т.е. 0,1,2,…..N. Число N называют модулем счета. Не все счетчики являются двоичными. Счетчик, модуль счета которого не кратен степени 2, называют К-ичными, например, десятичными, пятеричными и т.д.
Счетчики строится на Т-триггерах, которые могут быть преобразованы из JK или D-триггеров.
Двоичный суммирующий счетчик на D-триггерах представлен на рис. 8.
В схеме вычитающего счетчика на D-триггерах вход последующего триггера соединяется с прямым выходом предыдущего.
Широко применяются реверсивные счетчики, способные выполнять как суммирование, так и вычитание импульсов. В схемах таких счетчиков имеются логические переключатели с одного режима на другой.
П
ример
такого счетчика – микросхема К555ИЕ7
– рис. 3.9.
Переход с одного режима на другой осуществляется переключением входов импульсов. Для суммирования – вход «+1», для вычитания - вход «-1», В данном типе схемы имеется возможность предварительной записи числа (подачей «0» на вход L), с которого начинается счет.
Рис. 3.9
Наличие входов установки R0, объединенных по схеме "И", позволяет строить делители частоты с различными коэффициентами деления в пределах от 2 до 16 без использования дополнительных логических элементов/
Рис. 3.10
