4. Содержание отчета

1. Цель работы.

2. Схемы включения триггеров.

3. Таблицы состояний триггеров.

4. Временные диаграммы работы триггеров.

5. Выводы по работе.

5. Контрольные вопросы

1. Что называется триггером?

2. Как классифицируются триггеры по способу записи информации и по функциям?

3. Как работают триггеры Шмитта?

4. Чем отличаются D- и DV-триггеры?

5. Почему JK-триггеры называются универсальными?

6. Почему Т-триггеров нет в интегральном исполнении?

Лабораторная работа № 2 Исследование работы дешифраторов с индикаторами в интегральном исполнении

Цель работы: Изучить устройство и принцип действия дешифраторов (сменное устройство УС-16).

1. Краткие теоретические сведения

1.1. Дешифратор

Дешифратором (ДШ) называется устройство, служащее для преобразования кода числа на входе (или комбинации входных сигналов) в сигнал на определенном выходе. Другими словами, дешифратор представляет собой устройство, формирующих управляющий сигнал (например, высокого уровня) на одном из выходов, в то время как на остальных выходах сигналы отсутствуют (низкий уровень). Дешифраторы выпускаются в интегральном исполнении.

ДШ используют, когда нужно обратиться к цифровым устройствам, адрес (номер устройства) которых представлен двоичным кодом. Он также позволяет определить, в каком состоянии находится регистр, ОЗУ, счетчик и т.д.

Полный дешифратор — дешифратор, имеющий столько выходов m, сколько различных комбинаций может иметь n-разрядное двоичное число на его входах, т. е. m=2ⁿ. При m<2ⁿ дешифратор называется неполным или частичным.

Дешифраторы подразделяют по способу организации дешифрации слова на одноступенчатые (линейные) и многоступенчатые (прямоугольные, пирамидальные).

Условное изображение ДШ с инверсными выходами показано на рис. 1,а.

А₀, А₁, А₂,…, А_n-1 – адресные входы, где индекс буквы А – показатель степени 2. Иногда эти входы просто нумеруют в соответствии с весами двоичных разрядов: 1, 2, 4, 8, 16,…, 2^n-1.

Выходы дешифратора имеют нумерацию, совпадающую с десятичным представлением двоичного числа от 0 до n-1. Если, например, слово на входе имеет код 101 (табл. 1), то активный сигнал будет только на пятом выходе дешифратора, т. е. 2²+0¹+2⁰=5.

Е (enable) – разрешающий вход. На рис. 1,а вход Е инверсный. При Е=0 разрешается работа ДШ. Активный уровень “0” будет только на одном выходе, номер которого соответствует поданному на вход двоичному числу, а на всех остальных “1”. При Е=1 на всех выходах устанавливаются неактивные уровни “1” независимо от поданных сигналов на адресные входы.

Схема линейного дешифратора на три входа, у которого число выходов m=2³=8 приведено на рис.1,б. Число элементов одноступенчатого дешифратора определяется числом выходов.

Рис. 1. Дешифратор 3х8 с инверсными выходами.

Для схемной реализации каждого выхода дешифратора достаточно иметь один логический элемент И-НЕ (И) с числом входов, равным числу входов дешифратора. Каждый выход дешифратора принимает значение, равное логическому нулю, только при одном определенном наборе входных переменных A₀…A_n (см. табл. 1).

Таблица 1. Состояния дешифратора

Входы			Выходы								Функция
A2	A1	A0	Q0	Q1	Q2	Q3,	Q4	Q5	Q6	Q7
0	0	0	0	1	1	1	1	1	1	1	Q0=A2A1A0
0	0	1	1	0	1	1	1	1	1	1	Q1=A2A1A0
0	1	0	1	1	0	1	1	1	1	1	Q2=A2A1A0
0	1	1	1	1	1	0	1	1	1	1	Q3=A2A1A0
1	0	0	1	1	1	1	0	1	1	1	Q4=A2A1A0
1	0	1	1	1	1	1	1	0	1	1	Q5=A2A1A0
1	1	0	1	1	1	1	1	1	0	1	Q6=A2A1A0
1	1	1	1	1	1	1	1	1	1	0	Q7=A2A1A0

Если длина дешифрируемого двоичного слова больше возможного числа входов элементов И, используют многоступенчатое (каскадное) построение дешифратора (рис. 2). Такие дешифраторы называются многоступенчатыми. К ним относятся пирамидальные и прямоугольные (матричные). В двухступенчатом дешифраторе каждый выход образован каскадным включением двухвходовых элементов И. Задержки распространения сигналов в таком дешифраторе больше, чем в дешифраторе, показанном на рис. 1. Таким образом, выбор той или иной схемы дешифратора определяется в основном длиной дешифрируемого слова и количеством входов элемента И.

В прямоугольном (матричном) дешифраторе (рис. 3) дешифрируемое слово разбивается на несколько подслов. Подслова дешифрируются на отдельных линейных дешифраторах, выходы которых подключают на вход следующей ступени дешифратора.

Рис. 2. Схема пирамидального дешифратора. Рис. 3. Схема матричного дешифратора.

Пример. Построить дешифратор на 8 входов и 256 выходов. Для этого можно использовать микросхемы типа ИД3 серии 133, 155, 533, 1533 и др. Для увеличения разрядности дешифратора используем входы разрешения Е, рис. 4. Если на обоих входах разрешения E уровни логического 0, то на том из выходов, номер которого соответствует значению двоичного входного кода, будет уровень логического 0, на остальных выходах – логическая 1. Если хотя бы на одном из входов разрешения уровень логической 1, то независимо от состояний входов на всех выходах ДШ формируется 1.

Рис. 4.

Старшие разряды используется в данном примере для выбора дешифраторов младших разрядов. Код дешифрируемого числа разделен на две части по 4 разряда (младшие X₃ X₂ X₁ X₀, старшие X₇ X₆ X₅ X₄). Код, определяемый комбинацией старших разрядов, обусловливает выбор одного из шестнадцати дешифраторов DС₀-DС₁₅. Например, если на вход поступает код X₇X₆X₅X₄X₃X₂X₁X₀=11110010, то старшие четыре разряда, поступая на входы DС_y, приводят к появлению сигнала логического нуля на 15-м выходе DС_y, так как 1111₍₂₎ =15₍₁₀₎, следовательно, разрешается работа DС₁₅. Младшие разряды, которые одновременно поступают на входы DС₀...DС₁₅, приводят к появлению активного уровня на втором выходе DС₁₅, так как 0010₍₂₎ = 2₍₁₀₎. Результат определяется как сумма 11110000₍₂₎ = 240₍₁₀₎ и 0010₍₂₎=2₍₁₀₎, т.е. 11110010₍₂₎ =242₍₁₀₎. Остальные выходы всех дешифраторов находятся при этом в состоянии логической единицы.

На рис. 5а, таким способом построен ДШ 4х32 на четырех микросхем К555ИД7 3х8. Каждая микросхема имеет по три разрешающих входа (два инверсных и один прямой). Работа ДШ осуществляется лишь тогда, когда одновременно на инверсных входах «0», а на прямом «1».

В микросхему К555ИД4 (рис. 5б) входят два ДШ 2х4 с общими адресными входами А1 и А0. Каждый ДШ имеет два разрешающих входа. У верхнего по схеме ДШ два инверсных входа EQ1 и EQ2, у нижнего – один прямой – EP1, и один инверсный – EP2. Это позволяет объединить EQ1 и EP1. Подавая на эту пару третий разряд адреса А2 можно построить ДШ 3х8.

Рис. 5. Использование разрешающих входов микросхем дешифраторов.

а) – разрешающие входы использованы для построения второй ступени каскадного ДШ;

б) – построение ДШ 3х8 на микросхеме содержащих два дешифратора 2х4.

Пример построения дешифратора адреса внешнего устройства. Микропроцессорное устройство управления имеет 8 разрядную шину адреса. Диапазон адресов управляемых устройств A8H – AFH.

Запишем начальный и конечный адрес устройства в двоичном коде:

		A7	A6	A5	A4	A3	A2	A1	A0
Анач	A8H	1	0	1	0	1	0	0	0
Aкон	AFH	1	0	1	0	1	1	1	1

Пять старших разрядов адреса одинаковые для всех устройств. Для построения воспользуемся микросхемой К155ИД7. Неизменяемую часть адреса подадим на разрешающие входы E1, E2, E3 (рис. 6), что обеспечит работу дешифратора только при попадании в заданный диапазон адресов.

Р ис. 6. Дешифратор адресов A8H – AFH.