Логические элементы.

Логический элемент НЕ. Логический элемент НЕ имеет один вход и один выход. Его условное обозначение показано на рис.4а.

Элемент НЕ выполняет операцию инверсии (отрицания), в связи с чем его часто называют логическим инвертором. Им реализуется функция:

_

Y = X

Cигналу Х=0 на входе соответствует Y=1 и, наоборот, при Х=1, Y=0.

Работу схемы логического элемента НЕ иллюстрирует таблица истинности и временные диаграммы, приведенные на рис.4б.в.

Логический элемент ИЛИ. Логический элемент ИЛИ имеет несколько входов и один общий выход. Его условное обозначение показано на рис.5а.

Логический элемент ИЛИ выполняет операцию логического сложения (дизъюнкции):

Y = X1v X2 v X3 v...v Xn

где Y - функция; X1, X2, X3 ... Xn - аргументы (переменные, двоичные сигналы на входах).

Здесь Y = 0 при одном, нескольких или всех аргументах, равных единице. Работу схемы двухвходового логического элемента ИЛИ иллюстрирует таблица истинности и временные диаграммы, приведенные на рис.5б,в.

На практике при создании цифровой схемы возможны случаи, когда число входов используемого логического элемента ИЛИ превышает количество входных сигналов. Для исключения возможности прохождения помех через элемент ИЛИ от наводок по неиспользованным входам, эти входы заземляют (подают логический сигнал Х=0).

Логический элемент И. Логический элемент И также имеет несколько входов и один выход. Его условное обозначение показано на рис.6а. Логический элемент И выполняет операцию логического умножения (конъюнкции) :

Y = X1 ^. X2 ^. X3 ... Xn

Здесь функция Y = 0, когда хотя бы один из ее аргументов равен нулю, и Y = 1 при всех аргументах, равных единице. Работу схемы двухвходового элемента И иллюстрирует таблица истинности и временные диаграммы, приведенные на рис.6б,в.

В случае применения логического элемента И , имеющего число входов, больше количества входных сигналов, неиспользуемые входы элемента соединяют с шиной “ + “ источника питания (подают сигнал логической “1“). Это уменьшает вероятность прохождения помех на выход элемента И от наводок по неиспользованным входам. Поведение логического элемента будет зависеть от комбинации входных сигналов.

Объединяя логические элементы НЕ, И и ИЛИ, можно реализовать более сложные логические функции.

Логический элемент ИЛИ - НЕ. Условное обозначение логического элемента ИЛИ - НЕ показано на рис.7а. Он объединяет элементы ИЛИ и НЕ с очередностью проведения операции, показанной на рис.7б. В связи с этим, входным сигналам равным единице, соответствует логический “0” на выходе, а при нулевых сигналах на всех входах Y = 1.

Для двухвходового элемента ИЛИ - НЕ указанное иллюстрирует таблица истинности (рис.7в) и временные диаграммы работы элемента (рис.7г), где показаны сигналы Х1 и Х2 на входах, сигнал Y на выходе элемента ИЛИ и выходная функция F.

Функциональная операция, выполняемая элементом ИЛИ - НЕ при n входах, определяется выражением

____________________

F = X1 + X2 + X3 + ... + Xn

Логический элемент И - НЕ. Условное обозначение логического элемента И - НЕ показано на рис.8а. Ему эквивалентна структурная схема , показанная на рис.8б. Логической “1” на всех информационных входах соответствует логический “0” на выходе элемента.

При логическом “0” на одном из входов создается логическая “1” на выходе. Для двухвходового элемента И - НЕ сказанное отражено в таблице истинности на рис.8в.

Логическая функция элемента И - НЕ при n входах отвечает выражению:

_______________

F = X1 ^. X2 ^. X3 ... Xn

Принцип действия элемента иллюстрируют временные диаграммы на рис.8г.

Комбинированные логические элементы. Существуют логические элементы в микросхемном исполнении, представляющие собой комбинации ранее рассмотренных элементов и позволяющие осуществлять более сложные логические операции. Некоторые из таких элементов и реализуемые ими функции показаны на рис.9.

На рис.9а приведен элемент 2 - 2И - 2ИЛИ - НЕ. Выполняемая им логическая операция поясняется функциональной схемой на рис.9б. На рис.9в представлен элемент 2 - 2И - 2ИЛИ с инверсными входами по И, а его функциональный эквивалент изображен на рис.9г. На рис.9д показано графическое изображение сумматора по модулю 2 (М2), действие которого отображает таблица истинности на рис.9е.

Число входов в логических элементах различного назначения может быть разным. Некоторые из них могут при работе в конкретных устройствах не использоваться. Неиспользуемые входы в схемах И, И - НЕ соединяют с U пит., а в схемах ИЛИ, ИЛИ - НЕ, сумматор по модулю 2 - с общим проводом.

Синтез логических устройств. В цифровой технике задача, как правило, формируется в форме таблиц истинности.

Прежде всего требуется найти такую логическую функцию, которая соответствовала бы этой таблице. На следующем этапе эту функцию преобразуют в простейшую форму, которую потом реализуют с помощью базовых логических схем. Логические функции записывают, как правило, в дизъюнктивной нормальной форме (то есть в виде суммы произведений переменных). При этом поступают следующим образом :

а) в таблице истинности выделяют строки, в которых выходная переменная Y имеет значение 1;

б) для каждой такой строки составляют конъюнкцию всех входных переменных, причем записывают сомножитель Xi, если рассматриваемая переменная принимает значение 1, в противном случае записывают Хi. Таким образом, составляется столько произведений, сколько имеется строк с Y = 1 ;

в) записывают логическую сумму всех найденных произведений, получают искомую функцию ;

г) далее, используя основные аксиомы, законы, тождества и теоремы алгебры логики (см. Приложение 1), упрощают функцию.

Рассмотрим этот способ на примере таблицы истинности, приведенной на рис.10. В строках 3, 5 и 7 переменная Y = 1. Прежде всего следует составить конъюнкцию для таких строк:

__ __

строка 3: К3 = Х1 ^. Х2 ^. Х3

__ __

строка 5: К5 = Х1 ^. Х2 ^. Х3

__

строка 7: К7 = Х1 ^. Х2 ^. Х3

Искомая функция записывается в виде логической суммы произведений:

__ __ __ __ __

Y = К3 + К5 + К7 = Х1 ^. Х2 ^. Х3 + Х1 ^. Х2 ^. Х3 + Х1 ^. Х2 ^. Х3

Эта запись является дизъюнктивной нормальной формой рассматриваемой логической функции. Для ее упрощения применим распределительный закон, после чего получим :

__ __ __

Y = [ Х1 ^. Х2 + Х1 ^. ( Х2 + Х2 ) ] ^. X3

Дальнейшее упрощение возможно, если учесть следующие правила

__

(аксиомы) логики ( Х + Х = 1 и Х^. 1 = Х ) , тогда получим :

__ __

Y = ( Х1 ^. Х2 + Х1 ) ^. Х3

Используя тождество [ Х1+ Х2 ^. Х3 = ( Х1+ Х2 ) ^. (Х1 + Х3 )] , запишем:

__ __

Y = (Х1 + Х2) ^. (Х1 + Х1) ^. Х3

Еще раз применяя приведенные выше правила алгебры логики, запишем конечный результат:

__

Y = ( Х1 + Х2 ) ^. Х3

Если в таблице истинности в столбце выходной переменной Y стоит больше единиц, чем нулей, требуется составить много произведений. В этом случае с целью упрощения вместо Y рассматривают инвертированную выходную переменную Y.

Для этой переменной единиц единиц уже имеется меньше, чем нулей. Затем для инвертированной переменной Y вычисляют логическую функцию, в которую входит уже меньшее число произведений, после чего ее упрощают. Найденную таким образом функцию инвертируют, получая при этом искомое логическое выражение для Y. Для этого заменяют операцию (+ ) на ( ^. ) и наоборот, а все переменные (каждую в отдельности) инвертируют.

Триггеры. В импульсной и цифровой технике широко используются функциональные узлы, способные сохранять двоичную информацию (состояние “0”, “1”) после окончания действия входных импульсов. Такие функциональные узлы называют триггерами. Указанное свойство триггера обусловлено тем, что факторами, воздействующими на его состояния, являются не только внешние, но и сигналы самого триггера (сигналы обратной связи).

В интегральной микросхемотехнике триггеры выполняют либо на основе логических интегральных элементов, либо как завершенный функциональный элемент в виде микросхемы.

Интегральные триггеры характеризуются большим разнообразием. Их отличают функциональный признак, определяющий поведение триггера при воздействии сигнала управления, а также используемый способ управления. По функциональному признаку различают триггеры RS, D, T, JK и другие.

По способу управления триггеры подразделяют на асинхронные и тактируемые.

В асинхронных триггерах переключение из одного состояния в другое осуществляется непосредственно с поступлением сигнала на информационный вход. В тактируемых триггерах, помимо информационных входов, имеется вход тактовых (синхронизирующих) импульсов. Их переключение производится только при наличии разрешающего тактирующего (синхронизирующего) импульса.

В цифровой технике приняты следующие обозначения входов и выходов триггеров.

_

Q, Q - прямой, инверсный выход триггера;

S - раздельный вход для установки в единичное состояние (напряжение высокого уровня “1” на прямом выходе);

R - раздельный вход установки в нулевое состояние (напряжение низкого уровня “0” на прямом выходе);

D - информационный вход (на него подается информация для занесения информации в триггер);

C - вход сигнализации;

T - счетный вход.

Асинхронный RS - триггер. В зависимости от логической структуры различают RS - триггеры с прямыми и инверсными входами. Их схемы и условные обозначения приведены на рис.11. Триггеры такого типа построены на двух логических элементах: 2ИЛИ - НЕ - триггер с прямыми входами (рис.11а), 2И - НЕ - триггер с инверсными входами (рис.11б). Выход каждого из элементов подключен к одному из выходов другого элемента, что обеспечивает триггеру два устойчивых состояния. Таблицы истинности _для каждого из этих триггеров приведены на рис.12а,б. В таблицах Q ^t и Q ^{- t} обозначают уровни, которые были на выходах триггеров до подачи на его входы так называемых активных уровней. Активным называют логический уровень, действующий на входе логического элемента и однозначно определяющий логический уровень выходного сигнала (независимо от логических уровней, действующих на остальных входах).

Уровни Q ^r+1 и Q ^t+1 обозначают логические уровни на выходах триггера после подачи информации на его входы. Для триггера с прямыми входами Q ^t+1 = 1 при S = 1 и R = 0 : Q ^t+1 = 0 при S = 0 и R = 1 : Q ^t+1 = Q ^t при S = 0 и R = 0.

При R = S = 1 состояние триггера будет неопределенным, так как во время действия информационых сигналов логические уровни на выходах триггера одинаковы ( Q ^t+1 = Q ^t+1 ) , а после окончания их действия триггер может равновероятно принимать любое из устойчивых состояний. Поэтому такая комбинация является запрещенной. Режим S=1, R = 0 называют режимом установки (записи) “1”, режим S= 0, R = 1 - режим записи “0”.

Режим S = 0, R = 0 называется режимом хранения информации, так как информация на выходе остается неизменной.

Для триггера с _ инверсными входами режим _установки (записи) логического “0” - S = 1, R = 0, логической “1” - при S = 0, R = 1. При S = R =1 хранение записанной информации. Комбинация S= R = 0 является запрещенной.

Тактируемый RS - триггер. На рис.13а приведена структурная схема тактируемого RS - триггера на элементах 2И - НЕ. Переключения в тактируемом триггере возможны только при наличии разрешающего сигнала, подаваемого на вход С. Эта способность схемы связана с применением на входах асинхронного RS - триггера двух управляющих элементов И - НЕ. Принцип действия схемы иллюстрируют временные диаграммы, приведенные на рис.13б. Переключения триггера возможны лишь в момент времени t ₂ , когда S=T = 1, t₄ - когда R = T = 1, S= 0 и t ₅ , когда S= T = 1, R = 0, а при Т = 0 информация на выходе триггера сохраняется.

Тактируемый D - триггер. Он имеет один информационный вход и вход синхронизации. Одна из возможных структурных схем однотактного D - триггера и его условное обозначение показаны на рис.15а. Если уровень сигнала на входе С=0, состояние триггера устойчиво и не зависит от уровня сигнала на информационном входе. При этом на входы RS - триггера с инверсными входами (элементы 3 и 4) поступают пассивные уровни S = R = 1. Пассивным называют уровень, подача которого на один из входов не приводит к изменению логического уровня на выходе элемента. При подаче на вход синхронизации уровня С=1, информация на прямом выходе будет повторять информацию, подаваемую на вход D.

Таким образом, при C=0 , Q ^t+1 = Q ^t , а при С=1, Q ^t+1 = D. Таблица истинности тактируемого D - триггера имеет вид, приведенный на рис.15б. Где Q ^t означает логический уровень на прямом выходе подачи импульса синхронизации, а Q ^t+1 - логический уровень на этом выходе после подачи импульса синхронизации. На рис.15в изображены временные диаграммы тактируемого D - триггера. В таком триггере происходит задержка сигнала на выходе по отношению к сигналу, поданному на вход во время паузы между синхросигналами. Для устойчивой работы триггера необходимо, чтобы в течение синхроимпульса информация на входе была неизменной.

Тактируемые D - триггеры могут быть с потенциальным и динамическим (импульсным) управлением. У первых из них информация записывается в течение времени, при котором уровень сигнала С=1. В триггерах с динамическим управлением информация записывается только в течение перепада напряжения на входе синхронизации. Динамические входы изображают на схеме треугольником. Если вершина треугольника обращена в сторону микросхемы, то триггер “срабатывает” по фронту входного импульса, если от нее - по срезу импульса. В таком триггере информация на выходе может быть задержана на один такт по отношению к входной информации.

Т - триггер. Т- триггер называют также триггером со счетным входом. Он имеет один управляющий вход Т и два выхода Q и Q. Информация на выходе такого триггера меняет свой знак на противоположный при каждом положительном (или при каждом отрицательном) перепаде напряжения на входе.

Схема и условное обозначение Т - триггера, созданного на базе RS- триггера, показана на рис.16а. Здесь выходной сигнал через дифференцирующую RS- цепь подается на вход двух элементов И, управляющих входными сигналами R и S - триггера. В зависимости от текущего состояния RS- триггера сигнал поступает только на один вход R или S. Подача выходных сигналов Q и Q осуществлена так, что входной сигнал всякий раз осуществляет переключение RS- триггера. Для предотвращения повторного переключения триггера при изменении его выходных сигналов Q и Q, длительность входного сигнала ограничивается дифференциальной RS- цепью. Логика работы Т - триггера поясняется таблицей истинности, приведенной на рис.16б. В таблице, кроме состояний “0” и “1” для входной величины Т , отмечены переходы из состояния “0” в состояние величины “1” (строки 2 и 6) и, наоборот (строка 4). Именно при переходе входной величины Т из состояния “0” в состояние величины “1” в течение 5 - 20 нс, промежуточная величина А=1 и триггер изменяет свое состояние. Во всех остальных режимах А=0 и состояние триггера неизменно. Т - триггер может быть создан на базе тактируемого D - триггера, если его инверсный выход соединить информационным входом (рис.14а). Как видно из диаграммы на рис.14б, частота сигналов на выходе Т - триггера в два раза ниже частоты сигнала на входе, поэтому такой триггер можно использовать как делитель частоты и двоичный счетчик.

JK - триггер. JK - триггер получают на основе Т - триггера путем использования в его входных цепях трехвходовых элементов И - НЕ, позволяющих иметь два дополнительных входа J, K (вход установки “0” и “1”). Наличие двух дополнительных входов расширяет функциональные возможности триггера , в связи с чем JK - триггер называют универсальным. При соответствующем подключении входов JK - триггер в частности может выполнять функции RS - , D - и Т - триггеров. RS - и D - триггеры являются тактируемыми (рис.17а,б). RS - триггеры получают подачей на вход J сигнала S, а на вход К - сигнала R ; D - триггер создается введением инвертора в цепь входа К (рис.17б). Триггер со счетным входом ( Т- триггер ) реализуется подключением входов J и К к входу Т.

Объединяя простые и комбинированные логические устройства без памяти и устройства запоминающие логическую информацию (триггеры), можно получить разнообразные устройства для обработки информации: регисторы, счетчики, дешифраторы и другое.

Цифровые микросхемы. Общая характеристика.

Цифровые микросхемы выпускаются сериями. Внутри каждой серии имеются объединенные по функциональному группы устройств: логические элементы, триггеры, счетчики, элементы арифметических устройств (выполняющие различные математические операции) и так далее. Чем шире функциональный состав серии, тем большими возможностями может обладать цифровое устройство, выполненное на базе микросхем данной серии. Микросхемы, входящие в состав каждой серии, имеют единственное конструктивно-технологическое исполнение, единое напряжение питания, одинаковые уровни сигналов логического “0” и логической “1”. Все это делает микросхемы одной серии совместимыми.

Основой каждой серии цифровых микросхем является базовый логический элемент. Как правило, базовые логические элементы выполняют операции И - НЕ либо ИЛИ - НЕ и по принципу построения делятся на следующие основные типы: элементы диодно-транзисторной логики (ДТЛ), резистивно-транзисторной логики (ТТЛ), эммитерно-связанной транзисторной логики (ЭСТЛ), микросхемы на так называемых комплементарных МОП структурах (КМОП). Элементы КМОП цифровых микросхем используют пары МОП-транзисторов (со структурой металл-диэлектрик (окиси)- полупроводник) с каналами р- и n- типов. Базовые элементы остальных типов выполнены на биполярных транзисторах.

Наибольшее распостранение получили микросхемы ТТЛ (серия К 155) и КМОП (серия К 176 и К 561).

На рис.18а показана схема базового логического элемента И-НЕ микросхемы ТТЛ. Входным элементом схемы является многоэмиттерный транзистор Т1. Если представить эмиттеры с общей базой в виде нескольких диодов и переход база-коллектор в виде диода, то схема становится более простой и удобной для понимания (рис.18б).

Если на эмиттерные входы подать напряжение высокого уровня (3,3В и выше), то диоды база-эмиттер Т1 окажутся запертыми. За счет разности потенциалов на диодных переходах база- эммитер транзисторов Т2 и Т4 и база-коллектор транзистора Т1 база Т1 находится под напряжением не более ~ 2,2В по отношению к земле. При этом ток, протекающий через резистор R1 и коллекторный переход Т1 (диод база-коллектор рис.18б), откроет транзистор Т2. Падение напряжения на резисторе R3 будет достаточным для открывания транзистора Т4, а напряжение на коллекторе Т2 таково, что транзистор Т3 закрыт. В результате на выходе схемы появится напряжение низкого уровня (~0,2В), соответствующее логическому нулю.

Если на один из входов схемы, например Х1, подать напряжение низкого уровня (~0,2В), то диод база-эмиттер на входе Х1 откроется и входное напряжение на базе Т1 снизится до уровня ~0,9В. При этом транзистор Т2 и Т4 запираются, а транзистор Т3 откроется за счет тока, протекающего через резистор R2. На выходе схемы появится напряжение высокого уровня (~3,3В), соответствующее логической единице.

Следовательно, рассмотренная схема выполняет логическую функцию И-НЕ для сигналов высокого уровня или логическую функцию ИЛИ-НЕ для низких уровней. Инвертирующая схема, которая обеспечивает только логическую функцию НЕ, отличается от схемы И-НЕ тем, что имеет единственный эмиттерный вход.

Неиспользуемые входы в случае схемы И-НЕ при положительной логике (когда высокому уровню соответствует логическая “1”) следует присоединить через резистор 1кОм к шине напряжения питания (+5В). Неиспользуемые входы нельзя соединять с землей, так как схема И-НЕ при положительной логике ведет себя как функция ИЛИ-НЕ для сигналов низкого уровня. Сигнал низкого уровня на входе здесь означает, что выходное напряжение схемы всегда будет иметь высокий уровень, что лишено смысла.

В случае схемы ИЛИ-НЕ необходимо присоединить неиспользуемый вход к земле. Неиспользуемый вход ИЛИ-НЕ нельзя присоединять к шине питания (+5В) или оставлять открытым, то есть неподключенным.

В основе всех цифровых микросхем КМОП находятся три логических элемента: НЕ, И-НЕ или ИЛИ-НЕ.

На рис.19а показана базовая схема КМОП-инвертора, представляющего собой последовательное соединение комплементарных МОП-транзисторов: p- и n- канального. На рис.19б приведена результирующая передаточная характеристика U вых (U вх) КМОП-инвертора. Точки изломов характеристики соответствуют пороговым напряжениям включения n- и р- канала, то есть U ⁿ пор и U ^p пор.

Для анализа работы инвертора воспользуемся управляющим переключателем S1 (рис.19а) и представим эквивалент МОП-транзистора в виде электрического переключателя.

Если от S1 подан высокий (В) входной уровень (рис.20а), n- транзистор (Т1) замкнут (находится в проводящем состоянии и сопротивление канала R к  300 Ом) , а р- транзистор разомкнут (находится в запертом состоянии R k   ) и выходное напряжение равно 0 (низкий уровень). Если от S1 подан низкий (Н) уровень (рис.20б), n-транзистор разомкнут, а р- транзистор замкнут, то на выход поступает напряжение высокого уровня. Таким образом, поведение данной схемы соответствует логической функции инверсии.

На рис.22а показана принципиальная схема двухвходового элемента И-НЕ. На рис.22б эта схема изображена в виде эквивалента с подключенными управляющими переключателями S1 и S2. Здесь транзисторы Т1 ... Т4 заменены однополюсными переключателями . Если последовательно перебрать комбинации напряжений высоких и низких уровней, поступающих на входы Х1 и Х2 от S1 и S2, и рассмотреть уровни на выходе Q , получим таблицу состояний элемента И-НЕ (рис.22в). Если от S1 и S2 на входы Х1 и Х2 подать напряжение высокого уровня (В), n-каналы транзисторов Т1 и Т2 будут замкнуты, а каналы Т3 и Т4- разомкнуты. На выходе Q окажется напряжение низкого уровня (Н).

Если на вход Х1 и Х2 поступает хотя бы один низкий уровень, один из каналов Т3 или Т4 оказывается замкнутым и на выходе Q появляется напряжение высокого уровня (В). В результате вертикальная колонка данных на выходе Q (рис.22в) соответствует функции И-НЕ. На рис.22г приведена диаграмма входных и выходных импульсов.

Устройство базового элемента ИЛИ-НЕ (рис.23а) как бы обратное по сравнению с элементом И-НЕ. Здесь параллельно соединены n-канальные и последовательно р- канальные транзисторы. На рис.23б дана эквивалентная схема, где транзисторы заменены ключами. Только совпадение низких входных уровней на входах Х1 и Х2 дает высокий уровень на выходе Q , так как в этот момент замыкаются оба верхних р- канальных транзистора Т1 и Т2. Присутствие хотя бы одного уровня (В) на входах Х1 и Х2 означаетзамыкание одного из параллельных n-канальных транзисторов Т3 и Т4. Состояние выхода Q в зависимости от уровней, последовательно поступающих от переключателей S1 и S2, показаны на рис.23в, что соответствует функции ИЛИ-НЕ. На рис.23г приведена диаграмма входных и выходных импульсов.

В КМОП - схемах неиспользуемые входы нельзя оставлять свободными в “подвешенном” состоянии, так как при этом возникает неопределенная логическая ситуация (~ 10 Ом ). Входное напряжение вследствие наводок, может самопроизвольно переходить с низкого уровня на высокий (и наоборот), в результате чего может возникнуть непредсказуемый результат. Поэтому все неиспользуемые входы необходимо соединить либо с общей шиной (землей), либо с шиной + Uпит., в зависимости от логической функции соответствующей схемы. Например, в случае схемы ИЛИ-НЕ неиспользуемые входы заземляются, а в случае схемы И-НЕ соединяются с шиной + Uпит.

Основные параметры цифровых микросхем. К ним относятся: напряжение питания Uпит., уровни напряжений логической “1” и логического “0”, нагрузочная способность, помехоустойчивость и быстродействме, потребляемая мощность.

Микросхемы ТТЛ рассчитаны на напряжение источника питания 5В ± 10%. Большая часть микросхем на КМОП структурах устойчиво работает при напряжении питания 3-15 В, некоторые - при 9В ± 10%.

Уровни логических “0” и “1” для устойчивой работы схем должны существенно отличаться.

Различают пороговое напряжение логической “1” U¹ пор- наименьшее напряжение высокого уровня на входе микросхемы, при котором напряжение на выходе изменяется от уровня логического “0” до уровня логической “1”, а также пороговое напряжение логического “0” U⁰ пор- наибольшее напряжение низкого уровня на входе микросхемы, при котором напряжение на выходе изменяется от уровня логической “1” до уровня логического “0”.

Для микросхем ТТЛ серий U¹ пор= 2,4В ; U⁰ пор = 0,4В. Напряжение низкого и высокого уровней на выходе микросхем ТТЛ U¹ вых > 2,4В ; U ⁰ вых < 0,4В.

Для микросхем на КМОП - структурах U¹ пор > 0,7 U пит.; U⁰ пор < 0,3 U пит. В то же время отклонение напряжений U⁰ вых от нулевого значения и U¹ вых от напряжения источника питания достигает всего нескольких десятков милливольт.

Способность элемента работать на определенное число входов других элементов без дополнительных устройств согласования характеризуется нагрузочной способностью. Чем выше нагрузочная способность, тем меньше число элементов нужно для реализации цифрового устройства. Количественно нагрузочная способность оценивается числом единичных нагрузок, которые можно подключить к выходу микросхемы. В свою очередь, единичной нагрузкой является вход основного логического элемента данной серии. Коэффициент разветвления по выходу для большинства логических элементов серии ТТЛ составляет 10, а для микросхем серий КМОП - до 100.

Помехоустойчивость базовых логических элементов оценивается в статическом и динамическом режимах. При этом статическая помехоустойчивость определяется уровнем напряжения, подаваемого на вход элемента, относительно уровней логических “1” и “0”, при котором состояние на выходе схемы не изменяется. Для элементов ТТЛ статическая помехоустойчивость составляет не менее 0,4В , а для микросхем серии КМОП- не менее 30% напряжения питания. Динамическая помехоустойчивость зависит от формы и амплитуды сигнала помехи, а также от скорости переключения логического эпемента и его статической помехоустойчивости.

Динамические параметры базовых элементов оценивают в первую очередь быстродействием.

Количественно быстродействие можно характеризовать предельной рабочей частотой, то есть максимальной частотой переключения базовых элементов. Предельная рабочая частота микросхем ТТЛ серии К155 составляет 10 МГц , а микросхем серий К176, К561 на КМОП структурах - лишь 1МГц.

Еще быстродействие определяется средним временем задержки распространения сигнала

t зд.р.ср. = 0,5 ( t ^0,1 зд.р. + t ^1,0 зд.р.)

где t ^1,0 зд.р. и t ^0,1 зд.р. - времена задержки распространения сигнала при включении и выключении (рис.21). Для микросхем серии К155 t зд.р.ср. ~ 20 нс, а для микросхем серии К176 - 200 нс.

Потребляемая микросхемой мощность в статическом режиме оказывается различной при уровнях логического нуля (р ⁰) и логической единицы на выходе (р ¹). В связи с чем измеряют среднюю мощность потребления

р ср. = ( р₀ + р₁ ) / 2

Статическая р ср. базовых элементов серии К155 составляет несколько десятков милливатт, а у элементов серий К176 и К561 она более, чем в тысячу раз меньше. Следовательно, при необходимости построения цифровых устройств с малым потреблением, целесообразно использовать микросхемы на КМОП-структурах. Однако следует учитывать, что при работе в динамическом режиме мощность, потребляемая логическими элементами, возрастает. Поэтому помимо р ср. задается также динамическая мощность р дин., измеряемая на максимальной частоте переключений.

Конструктивно цифровые микросхемы выполняются в пластмассовых корпусах с двухрядным расположением выводов (корпус типа DIP). Наиболее распространенный тип микросхем показан на рис.24. Как показано на рис.24а, сразу за выемкой в корпусе (если двигаться по направлению против часовой стрелки) расположен вывод 1. Дальнейшая нумерация выводов осуществляется в направлении против часовой стрелки от 1 до 14, если смотреть на корпус микросхемы сверху. Другой способ указания положения вывода 1- нанесение метки на верхнюю часть корпуса типа DIP, как показано на рис.24б.

Структурная схема и схемы расположения выводов на каждую микросхему указываются в паспорте или справочной литературе.

Приведенная на рис.25, микросхема К155ЛИ1 содержит четыре логических элемента И с двумя входами каждый. Питание подается на микросхему через выводы , обозначенные как ОБЩИЙ (вывод 7) и + U пит (вывод 14). Все другие выводы являются входами и выходами четырех ТТЛ-элементов.

ПРИЛОЖЕНИЕ 1

ОСНОВНЫЕ ПОЛОЖЕНИЯ АЛГЕБРЫ ЛОГИКИ

В алгебре логики любая переменная может иметь состояние “0” (логический нуль) или “1” (логическая единица). Поэтому в алгебре логики каждой двоичной переменной, например Х, ставится в соответствие обратная или дополнительная к ней (инверсная) переменная такая, что:

_ _

если Х = 0, Х = 1, при Х = 1, Х = 0

переменную Х следует считать как НЕ Х.

Существуют три основные операции между логическими переменными : конъюнкция (логичечкое умножение) , дизъюнкция (логическое сложение) и инверсия (логическое отрицание).

В алгебре логики используются следующие обозначения операций:

конъюнкция: Y = X1^X2 = X1^.X2 = X1X2;

дизъюнкция: Y = Х1vX2 = X1 + X2;

_

инверсия: Y = X.

В случае одной переменной Х, в алгебре логики действуют следующие правила (аксиомы):

1) Х + 0 = Х, 6) Х ^. 0 = 0,

2) Х + 1 = 1, 7) Х ^. 1 = Х,

3) Х + Х = Х, 8) Х ^. Х = Х,

_ _

4) Х + Х = 1, 9) Х ^.Х = 0,

_ _

5) ( Х ) = Х, 10) ( Х ) = Х.

Правила 1...4 характеризуют операцию логического сложения (дизъюнкции), правила 6...9 - операцию логического умножения (конъюнкции) и правила 5,10 - операцию инверсии. Знак логического сложения “+” читается ИЛИ (например, правило 1: “Х или 0 равен Х”). Знак логического умножения “^.” читается И (например, “Х и 0 равен 0”).

Для алгебры логики, как и для обычной алгебры, действительны следующие законы.

Переместительный закон (закон коммутивности) для логического сложения и умножения:

Х1 + Х2 = Х2 + Х1 ;

X1 ^. X2 = X2 ^. X1 .

Сочетательный закон (закон ассоциативности) для логического сложения и умножения:

Х1 + Х2 + Х3 = (Х1 + Х2) + Х3 = Х1 + (Х2 + Х3) ;

Х1 ^. Х2 ^. Х3 = (Х1 + Х2) ^. Х3 = Х1 ^. (Х2 ^. Х3).

Распределительный закон (закон дистрибутивности логического умножения по отношению к сложению):

Х ( Х2 + Х3 ) = Х1 Х2 + Х1 Х3.

Для многих случаев алгебраических преобразований полезными являются тождества, относящиеся к двум и трем переменным:

_ _

1) Х1  Х2 + Х1  Х2 = Х1, 4) Х1  (Х1 + Х2) = Х1 Х2,

2) Х1 + Х1 Х2 = Х1, 5) Х1 + Х2 Х3 = (Х1 + Х2) (Х1 + Х3).

3) Х1 (Х1 + Х2) = Х1 + X1 Х2,

В справедливости тождеств 1 и 2 нетрудно убедиться, вынося за скобку в левой части переменную Х. Тождество 3 доказывается с помощью распределительного закона:

Х1 (Х1 + Х2) = Х1 ^. Х1 + Х1 ^. Х2 = Х1 + Х1 ^. Х2

Аналогично доказывается и тождество 4. Для доказательства тождества 5 раскроем скобки в правой части:

(Х1+Х2)^. (Х1+Х3) = Х1+Х1^. Х3+Х1^. Х2+Х2^. Х3 = Х1+Х1Х2+Х2Х3=Х1+Х2+Х3

К основным законам алгебры логики относятся законы инверсии для логического сложения и умножения (теоремы де Моргана), то есть инверсия суммы переменных есть произведение их инверсий:

_________ _ _ _

Х1 ^. Х2 ^. Х3 = Х1 + Х2 + Х3

то есть инверсия произведения переменных есть сумма их инверсий.

В общем случае теоремы де Моргана могут быть представлены в следующем виде, предложенном Шенноном:

________________ _ _ _

F ( X1, X2,...Xn, +,^. ) = F ( X1, X2,...Xn,^. , + )

Теорема в таком виде утверждает, что инверсия любой функции получается заменой каждой переменной ее инверсией и одновременно взаимной заменой символов сложения и умножения.

Понятие инверсии и инверсного преобразования играет важную роль при синтезе схем. Использование инверсии на определенном этапе синтеза в частности приводит к существенному упрощению вида логической функции, а следовательно, и средств ее реализации.

ПРИЛОЖЕНИЕ 2

Расположение выводов и стуктурные схемы цифровых микросхем, используемых в лабораторной работе.

1. М икросхема К155ЛН1 содержит шесть элементов НЕ.

2. Микросхема К155ЛА4 содержит три элемента 3И-НЕ.

3. Микросхема К155ЛИ1 содержит четыре элемента 2И.

4. Микросхема К155ЛА3 содержит четыре элемента 2И-НЕ.

5. Микросхема К155ЛЕ1 содержит четыре элемента 2ИЛИ-НЕ.

ОПИСАНИЕ ЛАБОРАТОРНОЙ УСТАНОВКИ ДЛЯ

ИССЛЕДОВАНИЯ ЛОГИЧЕСКИХ ЭЛЕМЕНТОВ.

На панели лабораторной установки расположены:

1. Разъемы для установки микросхем и гнезда для монтажа логических устройств гибкими проводами со штеккерами.

2. Гнезда источника постоянного напряжения +5 В и  (общий).

3. Клеммы ПРОБНИКА (Q _1, Q ₂), ЗАДАТЧИК (Х1, Х2, Х3, Х4) с подключенными к ним гибкими проводами со штеккерами.

4. Светодиодные ИНДИКАТОРЫ УРОВНЕЙ сигналов на входе ПРОБНИКА на выходе ЗАДАТЧИКОВ.

5. Тумблера ЗАДАТЧИКОВ УРОВНЯ для переключения значений уровня на выходе ЗАДАТЧИКОВ.

6. Тумблер ПИТАНИЕ.

7. При проведении лабораторной работы используются логические микросхемы серий: К155, К155ЛН1, К155ЛА4, К155ЛИ1, К155ЛА3, К155ЛЕ1.

Монтаж логических устройств в соответствии с заданием ведется гибкими проводами со штеккерами, которые устанавливаются в гнезда разъемов, расположенные напротив вывода микросхемы, к которому требуется подключиться в соответствии со схемой.

Установка требуемого значения выходного уровня (0 или 1 и наоборот) задатчмка уровней осуществляется переключением тумблеров ЗАДАТЧИКОВ УРОВНЕЙ.

ПОРЯДОК ВЫПОЛНЕНИЯ РАБОТЫ

ЗАДАНИЕ :

А. Выполняется при подготовке к работе.

1. Начертить логические элементы, выполняющие логические функции 2-2ИЛИ-2И-НЕ, 2-3И-2И-НЕ, 2-2ИЛИ-3И.

2. Записать таблицы истинности для логических элементов 1-2ИЛИ-2И-НЕ, 2-2И-2ИЛИ-НЕ, 2-2ИЛИ-2И, 3ИЛИ-НЕ, 3И-НЕ.

3. Синтезировать в базисе И, ИЛИ, НЕ устройство, логическая функция которого задана в виде:

_

Y = (X1 + X2) ^. X3

4. Синтезировать в базисе И, ИЛИ, НЕ сумматор по модулю 2, используя таблицу истинности (рис.9е). Выполнить варианты схем на основе единичных строк и на основе нулевых строк. Записать логические функции.

5. Синтезировать устройство, реализующее логическую функцию в соответствии с таблицей истинности табл. 1.