- •Введение
- •Глава 1. Общие сведения о системе OrCad
- •1.1. Состав системы OrCad 9.2
- •Глава 1. Общие сведения о системе OrCad
- •1.1. Состав системы OrCad 9.2
- •1.2. Установка OrCad
- •1.2. Установка OrCad
- •Глава 2. Создание проекта в OrCad Capture
- •2.1. Общая характеристика программы OrCad Capture
- •Глава 2. Создание проекта в OrCad Capture
- •2.1. Общая характеристика программы OrCad Capture
- •2.2. Создание проекта
- •2.2. Создание проекта
- •2.2.1. Выбор типа проекта
- •2.2.2. Вывод на принтер/плоттер
- •2.2.2. Вывод на принтер/плоттер
- •2.3. Создание принципиальной схемы проекта
- •2.3. Создание принципиальной схемы проекта
- •2.3.1. Структура принципиальной схемы проекта
- •2.3.2. Настройка конфигурации проекта
- •2.3.2. Настройка конфигурации проекта
- •2.3.3. Размещение символов компонентов и электрических цепей
- •2.3.3. Размещение символов компонентов и электрических цепей
- •2.3.4. Иерархические блоки
- •2.3.4. Иерархические блоки
- •2.3.5. Размещение графических объектов и текста
- •2.3.5. Размещение графических объектов и текста
- •2.3.6. Использование макросов
- •2.3.6. Использование макросов
- •2.3.7. Просмотр страницы схемы
- •2.3.7. Просмотр страницы схемы
- •2.4. Библиотеки символов компонентов
- •2.4. Библиотеки символов компонентов
- •2.4.1. Сведения о библиотеках системы
- •2.4.2. Понятия символов, компонентов и их библиотек
- •2.4.2. Понятия символов, компонентов и их библиотек
- •2.4.3. Создание и редактирование компонентов
- •2.4.3. Создание и редактирование компонентов
- •2.5. Подготовка данных о проекте для других программ
- •2.5. Подготовка данных о проекте для других программ
- •2.5.1. Создание списка соединений
- •2.5.2. Создание отчетов
- •2.5.2. Создание отчетов
- •2.5.3. Импорт и экспорт принципиальных схем
- •2.5.3. Импорт и экспорт принципиальных схем
- •2.5.4. Использование OrCad Capture совместно с OrCad Layout
- •2.5.4. Использование OrCad Capture совместно с OrCad Layout
- •2.6. Информационная система cis
- •2.6. Информационная система cis
- •2.7. Подготовка к моделированию и оптимизации
- •2.7. Подготовка к моделированию и оптимизации
- •2.8. Список команд программы OrCad Capture
- •2.8. Список команд программы OrCad Capture
- •Глава 3. Подготовка схем с помощью pSpice Shematics
- •3.1. Общие положения
- •Глава 3. Подготовка схем с помощью pSpice Shematics
- •3.1. Общие положения
- •3.2. Редактирование принципиальных схем
- •3.2. Редактирование принципиальных схем
- •3.2.1. Настройка конфигурации
- •3.2.1. Настройка конфигурации
- •3.2.2. Создание принципиальных схем
- •3.2.2. Создание принципиальных схем
- •3.2.3. Печать схем, составление отчетов
- •3.2.3. Печать схем, составление отчетов
- •3.3. Редактирование символов компонентов
- •3.3. Редактирование символов компонентов
- •3.3.1. Мастер создания символов
- •3.3.1. Мастер создания символов
- •3.3.2. Создание символов вручную и их редактирование
- •3.3.2. Создание символов вручную и их редактирование
- •3.3.3. Атрибуты и шаблоны символов
- •3.3.3. Атрибуты и шаблоны символов
- •3.4. Иерархические структуры
- •3.4. Иерархические структуры
- •3.5. Подготовка к моделированию и запуск программ pSpice и Probe
- •3.5. Подготовка к моделированию и запуск программ pSpice и Probe
- •3.6. Список команд программы pSpice Schematics
- •3.6. Список команд программы pSpice Schematics
- •Глава 4. Моделирование с помощью pSpice
- •4.1. Составление задания на моделирование
- •Глава 4. Моделирование с помощью pSpice
- •4.1. Составление задания на моделирование
- •4.1.1. Структура текстового задания на моделирование
- •4.1.2. Директивы моделирования
- •4.1.2. Директивы моделирования
- •Load Bias Point — загрузка данных режима по постоянному току.
- •Sensitivity — чувствительность в режиме по постоянному току.
- •16. Вспомогательные файлы, определение параметров и функций.
- •4.2. Описание аналоговых компонентов
- •4.2. Описание аналоговых компонентов
- •4.2.1. Пассивные компоненты
- •4.2.1. Пассивные компоненты
- •4.2.2. Идеальные ключи
- •4.2.2. Идеальные ключи
- •4.2.3. Независимые источники сигналов
- •4.2.3. Независимые источники сигналов
- •4.2.4. Зависимые источники сигналов
- •Сигналы произвольной формы
- •4.2.4. Зависимые источники сигналов
- •4.2.5. Аналоговые функциональные блоки
- •4.2.5. Аналоговые функциональные блоки
- •4.2.6. Полупроводниковые приборы
- •4.2.6. Полупроводниковые приборы
- •4.2.7. Макромодели
- •4.2.7. Макромодели
- •4.3. Описание цифровых компонентов
- •4.3. Описание цифровых компонентов
- •4.3.1. Основные понятия
- •4.3.2. Устройства интерфейса
- •4.3.2. Устройства интерфейса
- •4.3.3. Аналого-цифровой интерфейс
- •4.3.3. Аналого-цифровой интерфейс
- •4.3.4. Цифроаналоговый интерфейс
- •4.3.4. Цифроаналоговый интерфейс
- •4.3.5. Модель вход/выход
- •4.3.5. Модель вход/выход
- •4.3.6. Устройства питания
- •4.3.6. Устройства питания
- •4.3.7. Генераторы цифровых сигналов
- •4.3.7. Генераторы цифровых сигналов
- •4.3.8. Цифровые компоненты
- •4.3.8. Цифровые компоненты
- •Глава 5. Вспомогательные программы
- •5.1. Программы моделирования и построения их результатов pSpice и Probe
- •Глава 5. Вспомогательные программы
- •5.1. Программы моделирования и построения их результатов pSpice и Probe
- •Аналоговые переменные
- •Цифровые переменные
- •5.2. Редактор входных сигналов Stimulus Editor
- •5.2. Редактор входных сигналов Stimulus Editor
- •5.3. Программа расчета параметров моделей аналоговых компонентов Model Editor
- •5.3. Программа расчета параметров моделей аналоговых компонентов Model Editor
- •5.4. Программа параметрической оптимизации pSpice Optimizer
- •5.4. Программа параметрической оптимизации pSpice Optimizer
- •Глава 6. Проектирование печатных плат
- •6.1. Редактор топологии печатных плат OrCad Layout
- •Глава 6. Проектирование печатных плат
- •6.1. Редактор топологии печатных плат OrCad Layout
- •6.2. Размещение компонентов и трассировка проводников в автоматическом режиме
- •6.2. Размещение компонентов и трассировка проводников в автоматическом режиме
- •6.2.1. Автоматическое размещение компонентов
- •6.2.2. Автоматическая трассировка проводников
- •6.2.2. Автоматическая трассировка проводников
- •6.3. Программа GerbTool
- •6.3. Программа GerbTool
- •6.4. Графический редактор Visual cadd
- •6.4. Графический редактор Visual cadd
- •Глава 7. Программа автоматизации проектирования печатных плат specctra 9
- •7.1. Общие сведения о программе specctra 9
- •Глава 7. Программа автоматизации проектирования печатных плат specctra 9
- •7.1. Общие сведения о программе specctra 9
- •7.2. Запуск программы
- •7.2. Запуск программы
- •7.3. Интерфейс программы
- •7.3. Интерфейс программы
- •7.4. Размещение компонентов
- •7.4. Размещение компонентов
- •7.4.1. Основные понятия
- •7.4.2. Подготовка к размещению компонентов
- •7.4.2. Подготовка к размещению компонентов
- •7.4.3. Интерактивное размещение компонентов
- •7.4.3. Интерактивное размещение компонентов
- •7.4.4. Примеры размещения компонентов
- •7.4.4. Примеры размещения компонентов
- •7.5. Трассировка проводников
- •7.5. Трассировка проводников
- •7.5.1. Основные понятия
- •7.5.2. Автоматическая трассировка
- •7.5.2. Автоматическая трассировка
- •7.5.3. Интерактивная трассировка
- •7.5.3. Интерактивная трассировка
- •Приложение 1. Словарь основных терминов
- •Список литературы
4.3.3. Аналого-цифровой интерфейс
4.3.3. Аналого-цифровой интерфейс
Аналого-цифровые интерфейсы предназначены для преобразования аналогового напряжения в логический уровень. Они имитируют входные каскады цифровых ИС. Их схема замещения показана на рис. 4.24, а. Информация о логическом уровне сигнала на выходе интерфейса А/Ц может направляться двояко:
в модуль логического моделирования программы PSpice;
в файл (позднее он может быть просмотрен визуально или использован в качестве источника цифрового сигнала в следующем сеансе моделирования).
а)
б)
Рис. 4.24. Аналого-цифровой (а) и цифроаналоговый (б) интерфейсы
При взаимодействии аналоговых и цифровых компонентов в процессе моделирования описание интерфейса А/Ц (digital output: analog-to-digital) имеет формат
Оххх <+узел интерфейса> <-узел интерфейса> <имя модели А/Ц> + DGTNET =<ижя цифрового узла> <имя модели. вход/выход>
При записи логических уровней в файл описание интерфейса А/Ц имеет формат
Оххх <+узел интерфейса> <-узел интерфейса> <имя модели А/Ц> + [SIGNAME=<имя цифрового сигнала>]
Приведем примеры:
О12 ANALOG_NODE DIGITAL_GND DOUTJ33 DGTLNET=DIG_NODE IO_STD OVCO 17 0 TO_TTL SIGNAME=VCO_OUT; передача данных в файл
Модель аналого-цифрового интерфейса описывается предложением .MODEL <имя модели А/Ц> DOUTPUT [<параметры модели>] Параметры модели аналого-цифрового интерфейса приведены в табл. 4.25.
Таблица 4.25. Параметры аналого-цифрового интерфейса
|
|
|
|
|
|
|
Идентификатор |
Параметр |
Значение по умолчанию |
Единица измерения |
|
|
RLOAD |
Сопротивление нагрузки |
1/GMIN |
Ом |
|
|
CLOAD |
Емкость нагрузки |
0 |
Ф |
|
|
CHGONLY |
Флаг преобразования: 0 - преобразование на каждом шаге по времени; 1 - преобразование при наличии изменения входного напряжения (только при записи в файл) |
|
|
|
|
SONAME |
Имя логического состояния «0» |
- |
- |
|
|
SOVLO |
Нижний уровень напряжения логического «0» |
- |
В |
|
|
SOVHI |
Верхний уровень напряжения логического |
«0» |
- |
|
|
S1NAME |
Имя логического состояния «1» |
- |
- |
|
|
S1VLO |
Нижний уровень напряжения логической «1» |
- |
В |
|
|
S1VHI |
Верхний уровень напряжения логической «1» |
- |
в |
|
|
S19NAME |
Имя логического состояния «19» |
- |
- |
|
|
S19VLO |
Нижний уровень напряжения логического состояния «19» |
- |
в |
|
|
S19VHI |
Верхний уровень напряжения логического состояния «19» |
- |
в |
|
|
SXNAME |
Имя логического состояния, когда напряжение на узле интерфейса находится вне заданных границ |
? |
- |
|
|
FILE |
Имя файла цифрового сигнала (только при записи в файл) |
- |
- |
|
|
FORMAT |
Код формата входного файла цифровых сигналов (только при записи в файл) |
1 |
- |
|
|
TIMESTEP |
Интервал дискретизации по времени при записи в файл |
10- 9 |
с |
|
|
TIMESCALE |
Масштабный коэффициент при расчете интервала времени TIMESTEP (только при записи в файл) |
1 |
- |
|
|
|
|
|
|
|
Каждому i-му логическому состоянию соответствует определенный диапазон напряжений SiVL0...SiVH1. До тех пор пока входное напряжение интерфейса
А/Ц V ex не выходит за его границы, логическое состояние на выходе интерфейса А/Ц не изменяется. В противном случае входное напряжение будет сравниваться с пороговыми уровнями, начиная с SOVLO, пока оно не попадет в какой-нибудь интервал. Если оно не попадает ни в один интервал напряжений, логическому состоянию интерфейса А/Ц по умолчанию присваивается символ «?» (его можно изменить с помощью параметра SXNAME).
При взаимодействии с модулем логического моделирования программы PSpice имена логических состояний должны быть «0», «1», «X», «R», «F» или «Z» (однако состояние «Z» обычно не используется, так как состояние высокого импеданса не определяет уровень напряжения).
Параметры TIMESCALE, FILE, CHGONLY и FORMAT используются только при записи цифрового сигнала в файл. Параметр TIMESTEP определяет точность установления момента времени изменения логического состояния. При расчете переходных процессов в аналоговых цепях время интегрирования не может превышать значение TIMESTEP. По умолчанию этот параметр принимает меньшее из значений 1 не или 1/DIGFREQ (параметр DIGFREQ устанавливается по директиве .OPTIONS). Моменты времени, в которые записываются значения выборок сигнала, равны целым значениям величин
k = TIMESCALE-TIME/TIMESTEP,
где TIME - текущее время моделирования, k - номер отсчета. По умолчанию TIMESCALE=1. Для экономии машинного времени следует назначать значение параметра TIMESTEP-, исходя из скорости изменения напряжения.
При записи дискретизированного сигнала в файл его имя указывается в опции
SIGMАМЕ=<имя файла>
Если эта опция опущена, то в качестве имени файла будет принято имя интерфейса А/Ц Оххх без первого символа О.
Логическое состояние интерфейса А/Ц можно просмотреть с помощью программы Probe, указывая в качестве имени переменной Е(Оххх), см. комментарий к интерфейсу Ц/ А.
Моделирование входной цепи реального цифрового компонента с помощью линейной RС-цепи, как показано на рис. 4.24, а, не всегда обеспечивает достаточную точность расчетов. Поэтому пользователь должен иметь в своем распоряжении несколько моделей входных цепей логических компонентов, оформляя их в виде макромоделей. В качестве примера на рис. 4.25 представлена нелинейная модель входной цепи ТТЛ-логики, к которой подключено стандартное устройство сопряжения типа Оххх.
4.34a.gif
4.34b.gif
