Описание принципов работы разрабатываемых блоков памяти.
В разрабатываемом блоке память подключена к микропроцессору (МП) посредством трех шин: шины данных (ШД), шины адреса (ША) и шины управления. При обращении к памяти МП выставляет по ША адрес ячейки памяти (ЯП), а по ШУ - сигнал MEMRD в цикле чтения памяти или MEMWR в цикле записи (рис.1). Причем эти сигналы управления активно низкие и одновременно никогда не могут быть активными. В цикле чтения информация передается по ШД из памяти в МП, а в цикле записи - из МП в память. Если же к памяти обращения нет, то ее выходы отключены от ШД. Описанный алгоритм работы памяти реализовывается схемой управления, которая входит в состав разрабатываемого блока.
Временная диаграмма работы блока памяти
амять МПС включает в себя ПЗУ, предназначенное для хранения программ, различных констант, табличных данных и т.д., и ОЗУ, которое используется для хранения промежуточных данных и массивов данных, поступающих с внешних устройств, организации стековой памяти и т.д. Область адресов ЯП ПЗУ лежит начиная с нулевого до максимального, определяемого информационным объемом этого узла, следом за которыми располагаются адреса ЯП ОЗУ.Таким образом в состав разрабатываемого блока памяти входит блок ПЗУ, блок ОЗУ и схема управления.
Разработка схемы блока памяти
Разработка электрических схем блоков озу, пзу
Заданные микросхемы ПЗУ К556РТ12 и ОЗУ К537РУ6А имеют объём 1К*4 и 4К*1 соответственно.
Для увеличения “ширины” выборки необходимо объединить соответствующие адресные входы и входы управления микросхем памяти. Из сказанного следует, что для микросхем ПЗУ, увеличение “ширины” выборки не требуется, а для ОЗУ требуется объединить 2 микросхемы.
Для увеличения информационной ёмкости объединяем соответствующие входы и соответствующие выходы для ПЗУ – 10 микросхем, а для ОЗУ – 24 микросхемы. Получим информационную ёмкость соответственно 20К*8 и 10К*8.
Для уменьшения емкостной нагрузки системной шины внутренние шины адреса и данных блоков подключаем к ней через буферные формирователи построенные на микросхемах К1531АП6. Причем разобьём БП на две составные части: блок ПЗУ и блок ОЗУ. Входы и выходы этих блоков подключим к разным буферным формирователям.
Составим карту памяти заданного устройства:
А14 |
А13 |
А12 |
А11 |
А10 |
А9 |
А8 |
А7 |
А6 |
А5 |
А4 |
А3 |
А2 |
А1 |
А0 |
Узел |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
ПЗУ |
Х |
Х |
Х |
Х |
Х |
Х |
Х |
Х |
Х |
Х |
Х |
Х |
Х |
Х |
Х |
ПЗУ |
1 |
0 |
0 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
ПЗУ |
1 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
ОЗУ |
Х |
Х |
Х |
Х |
Х |
Х |
Х |
Х |
Х |
Х |
Х |
Х |
Х |
Х |
Х |
ОЗУ |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
ОЗУ |
Для адресации разрабатываемого БП можно использовать четыре дешифратора 1531ИД7 (имеющим организацию 3*8). Старшие разряды адресов используются для подачи сигналов на входы разрешения дешифраторов.