Підключення бис пдп до системної шини мпс:

МПЯ

MR MW I/OR I/OW HRQ HLDA A_3..0 A_7..4 CS ADSTB D_7..0

ПДП

К₀ К₁ К₂ К₃

DRQ₀ DACK₀ DRQ₁ DACK₁ DRQ₂ DACK₂ DRQ₃ DACK₃

пу

RG

Програмування БИС ПДП:

А₃ А₂ А₁ А₀ Адр.0 каналу 0:

0 0 0 0 відповідає 2-м старшим байтам Реж0, Cr0

0 0 0 1 Адр.1 - регістр адреси каналу 0

0 0 1 0 Адр. 2 - регістр режиму 1 і Cr1

…………

0 1 1 1 Адр. 7 - регістр адреси К₃

1 0 0 0 по ЗП відповідає регістру режиму, по ЧТ - слово

стана.

Алгоритм роботи БИСа ПДП:

1. Ініціалізація БИС, що зводиться до завантаження адреси, лічильника і режиму роботи i-го каналу БИС ПДП, далі завантажується слово режиму, що розв'язають роботу відповідного каналу.

2. П ісля надходження сигналу запиту DRQi виставляється сигнал HRQ у МП. Після підтвердження захоплення(HLDA) виставляється DACKi у ПУ.

3. Виставляється адреса пам'яті і послідовність сигналів I/OR - MW при ЧТ ПУ, або I/OR - MR при ЗП у ПУ. Автоматично провадиться инкрементирование адреси пам'яті і декрементирование лічильника байтів. Робота каналу продовжується до обнуления лічильника.

Д/З N11:

Побудувати функціональну схему підключення БИСа ПДП до МПС і написати програму инициирования 2-го каналу БИСа ПДП на ЧТ інформації з ПУ обсягом 8Кб за адресою 4000.

Інтерфейси мпс:

Інтерфейс - це сукупність електричних з'єднань і правил, за допомогою яких різноманітні компоненти МПС об'єднуються в єдине ціле.

Интефейсы

Внутрішні(системні) зовнішні

Внутрішні - характеризуються своєю логічною і фізичною структурою. Під логічною структурою розуміють набір правил, за допомогою яких до МПС підключається пам'ять і ПУ.

Физическкая структура визначає набір технічних засобів, що реалізують дане поключение.

Логічна структура:

1. З погляду логічної структури, виділяють 2 типу інтерфейсу: з ізольованою шиною з загальною шиною

1. У даному інтерфейсі для підключення пам'яті і ПУ використовуються різноманітні ізольовані сигнали ШУ.

Структура системи з ізольованою шиною:

ША

Память

ПУ

^{16 8}

МП

А

MR

MW

I/OR

I/OW

_{MR MW 8 I/OR I/OW} 8

8

Гідність: пам'ять МПС може займати весь адресний простір 0. .64Кб.

Х

ПУ

иба: обсяг ПУ, або кількість адрес ПУ обмежено 8-ми розрядною адресою: 0 256

Кількість команд роботи з ПУ обмежене 2-мя(I & O).

2. Для керування пам'яттю і ПУ використовують одні і теже сигнали лінії ШУ.

Структура інтерфейсу з загальною шиною: _ША

_{A15 15 15}

МП

А

Память

ПУ

&

_{MR 0} MR

&

^{MW MW}

₀

&

^I/OW

&

8 ^{I/OW MR MW 8 ШУ I/OR I/OW 8}

_ШД

Память ПУ

А15 - старший розряд адреси

пам'яті

_{0 32 64}

Гідності: істотне розширення адрес ПУ(64Кб), розширення номенклатури команд спілкування з ПУ.

Хиба: зменшення адресного простору, отводимого для пам'яті МПС.

Фізична структура інтерфейсу визначається набором тих компонентів (БИС), що реалллизует иинтерфейс із МП.

У рамках набору i8080: 3 основних типу БИС:

1. БИС + генератора

2. БИС + контролера шини

3. БИС + шинні формирователи