11. Організація напівпровідникових запам’ятовуючих пристроїв. Запам’ятовуючі елементи. Нарощування об’єму пам’яті. Розподіл ліній адреси. Керуючі сигнали. Буфер обміну даних.

Основна пам’ять будується на основі інтегральних мікросхем. Мікросхеми пам’яті організовані у вигляді матриці комірок, кожна з яких має n (n - розрядність комірки) запам’ятовуючих елементів, що є базовими для напівпровідникового запам’ятовуючого пристрою (ЗП), і має свою адресу. Усі типи запам’ятовуючих елементів (ЗЕ) напівпровідникових мікросхем володіють рядом спільних властивостей:

• елемент може знаходитися в одному з двох стійких станів, один з яких інтерпретується як зберігання війкового коду 1, а інший – коду 0;

• в елемент хоча б один раз можна записати потрібний двійковий код;

• поточний стан елемента можна зчитувати.

Запам’ятовуючий елемент має три виводи (рис. 1), по яким можуть передаватися електричні сигнали. Сигнал на виводі Вибірка вибирає елемент для виконання операції. Сигнал на виводі Управління визначає режим звернення (виконувану операцію) – запис або читання. В режимі запису на третій вивід, Ввід/зчитування, подається сигнал, відповідний війковому коду, який треба записати: 1 або 0. При читанні третій вивід є виходом, в на ньому формується сигнал, відповідний поточному стану елемента: 0 або 1.

Рис. 1. Функціональна схема запам’ятовуючого елемента: а – режим запису; б – режим читання

В мікросхемах пам’яті реалізується координатний принцип адресації комірок, згідно з яким комірка із заданим номером лежить на перетині відповідних вертикальної та горизонтальної ліній. Запам’ятовуючі елементи, об’єднані загальним горизонтальним провідником, прийнято називати рядком. Запам’ятовуючі елементи, підключені до загального вертикального провідника, називають стовпцем. Кожній горизонтальній лінії відповідає один з кодів адреси рядка, а кожній вертикальній лінії відповідає один з кодів адреси стовпця. На рис. 2 приведено приклад матриці, яка складається з 64-х комірок пам’яті з координатним принципом адресації. Три молодших розряди адреси (А₂, А₁, А₀) вказують адресу рядка, а три старших розряди адреси (А₅, А₄, А₃) вказують адресу стовпця. Так, комірка 4 лежить на перетині горизонтальної лінії з кодом 000 та вертикальної лінії з кодом 100.

Рис. 2. Матриця комірок пам’яті з координатним принципом адресації

Адреса комірки, що поступає по шині адреси в мікросхему пам’яті, пропускається через логіку вибору, де вона розділяється на дві складові: адресу рядка і адресу стовпця. Адреси рядка і стовпця запам’ятовуються відповідно в регістрі адреси рядка і регістрі адреси стовпця мікросхеми (рис. 3).

Рис. 3. Ядро мікросхеми пам’яті

Для зменшення числа контактів мікросхеми адреси рядка і стовпця в більшості мікросхем подаються в мікросхему через одні і ті ж контакти послідовно в часі (мультиплексуються). Кожен регістр з’єднаний зі своїм дешифратором. Виходи дешифраторів утворюють систему горизонтальних і вертикальних провідників, до яких підключені матриці комірок пам’яті, при цьому кожна комірка пам’яті розташована на перетині одного горизонтального й одного вертикального провідників. Крім адресних вертикальних провідників у мікросхемі повинна бути така ж кількість інформаційних провідників, по яких передаватиметься інформація, яка зчитується та записується до пам’яті.

Нарощування ємності основної пам’яті

Ємність основної пам’яті сучасних комп’ютерів є настільки великою, що її не можна реалізувати на базі однієї мікросхеми. Для отримання необхідної ємності потрібно певним чином об’єднати декілька модулів пам’яті меншої ємності. У загальному випадку основна пам’ять комп’ютера практично завжди має блокову структуру, тобто містить декілька модулів.

При використанні блокової структури пам’яті, що складається з S модулів, адреса комірки перетвориться в пару (p, r), де р – номер модуля, r – адреса комірки всередині модуля. Відомі три схеми розподілу розрядів адреси А між р та r.

В блоковій схемі розподілу розрядів адреси (рис. 6) номер модуля р визначають старші k розрядів адреси, які поступають на входи вибору модуля CS (Chip Select).

Рис. 6. Блокова структура пам’яті з блоковою схемою розподілу розрядів адреси

Адресний простір пам’яті розбитий на групи послідовних адрес, де кожна така група забезпечується окремим модулем пам’яті. Для звернення до основної пам’яті використовується n-розрядна адреса (n=m+k), m молодших розрядів якої (А_m-1–A₀) поступають паралельно до регістра адреси PrA всіх модулів пам’яті (мікросхем) і вибирають в кожному з них одну комірку. Старші k розрядів адреси (A_n-1–A_m) містять номер модуля. У функціональному відношенні така пам’ять може розглядатися як єдина, ємність якої рівна сумарній ємності складових, а швидкодія – швидкодії окремого модуля.

В циклічній схемі розподілу розрядів адреси (рис. 7) номер р (р=0, 1, ... , S-1) модуля визначають k молодших розрядів адреси.

Рис. 7. Блокова структура пам’яті з циклічною схемою розподілу розрядів адреси

Адресний простір цієї пам’яті, як і адресний простір пам’яті з блоковою схемою розподілу розрядів адреси, розбитий на групи послідовних адрес, і кожна така група забезпечується окремим модулем пам’яті. Для звернення до основної пам’яті використовується n-розрядна адреса (n=m+k), m старших розрядів якої (A_n-1–A_k) поступають паралельно до регістра адреси РrA всіх модулів і вибирають в кожному з них одну комірку. Молодші k розрядів адреси (A_k-1–A₀) містять номер модуля. У функціональному відношенні така пам’ять може розглядатися як єдина, ємність якої рівна сумарній ємності складових, а швидкодія – швидкодії окремого модуля.

Блоково-циклічна схема розподілу розрядів адреси є комбінацією двох попередніх схем.

Якщо треба побудувати ЗП більшого об’єму, потрібно організувати модулі у вигляді двовимірного масиву. Один з можливих варіантів представлений на рис. 8. Ємність спроектованого ЗП 1 Мбайт, а в якості елементної бази використані ті ж самі RAM-модулі ємністю 256 Кбіт з організацією 256К1. У даному випадку модулі організовані як матриця з 4 стовпців, причому кожний стовпець має таку ж структуру, як і у розглянутого вище ЗП ємністю 256 Кбайт Для адресації 1 Мбайта слів потрібний 20-розрядний код адреси. Молодші 18 розрядів спрямовуються паралельно на всі 32 RAM-модуля пристрою, а 2 старших спрямовуються на вхід дешифратора вибору стовпця модулів.

12. Система магістралей комп’ютера. Ієрархічний принцип побудови магістралей. Внутрішня та зовнішня магістралі процесора. Синхронні та асинхронні магістралі. Арбітраж. Типи арбітражу. Передавання даних по системній магістралі.

Інформаційна магістраль (bus) – це сукупність електричних зв’язків і обслуговуючих електронних приладів, що забезпечують обмін інформацією між двома або більше пристроями.

Магістралі можна розділити на дві категорії в залежності від їх синхронізації. У синхронній магістралі всі події відбуваються у відповідності з тактовими імпульсами, які генеруються кварцевим генератором на додатковій лінії Clock. Будь-яка дія займає цілу кількість так званих циклів магістралі. Асинхронна магістраль не містить керуючого генератора. Цикли магістралі можуть бути будь-якої потрібної довжини і необов’язково однакові по відношенню до всіх пар пристроїв.

Не дивлячись на переваги асинхронної магістралі, більшість існуючих магістралей є синхронними, оскільки синхронну систему простіше реалізувати і здійснити тестування.

Можлива ситуація, коли контроль над магістраллю намагаються отримати одночасно декілька під’єднаних до неї модулів. Оскільки в кожний момент часу тільки одному модулю може бути дозволено контролювати магістраль, необхідно „розсудити” конкуруючих претендентів. Цей процес називається арбітражем магістралі (bus arbitration). Мета процесу арбітражу полягає у тому, щоб вибрати пристрій (процесор або модуль в/в), який відіграватиме роль ведучого (master).

При централізованому арбітражу пристрій, який отримає доступ до магістралі, визначається спеціальним пристроєм – контролером або арбітром магістралі. Д ецентралізований арбітраж відбувається тоді, коли пристрою потрібна магістраль, він запускає свою лінію запиту. Коли магістраль не потрібна жодному з пристроїв, лінія арбітра передає сигнал усім пристроям. Щоб отримати доступ до магістралі, пристрій спочатку перевіряє, чи магістраль вільна, і чи встановлений сигнал арбітра IN. Якщо ні, пристрій не може стати ведучим. У цьому випадку він скидає сигнал OUT. Якщо IN встановлений, пристрій також скидає сигнал OUT, в результаті чого наступний пристрій не отримає сигнал IN і, в свою чергу, скидає сигнал OUT. Отже, всі наступні у ланцюгу пристрої не отримають сигнал IN і скидають OUT. В результаті залишається тільки один пристрій, у якого сигнал IN встановлений, а сигнал OUT скинутий. Він стає ведучим пристроєм магістралі, запускає лінію BUSY і сигнал OUT, і починає передачу даних.

Типи та призначення магістралей комп’ютера

Під магістраллю комп’ютера розуміють загальний канал зв’язку, котрий використовується для організації взаємодії між двома і більше компонентами системи. Комп’ютер має кілька типів шин. Основними з них є шина процесора, шини адреси, шина вводу/виводу. В комп’ютері реалізовано декілька типів шин. Є зовнішні та внутрішні магістралі. Внутрішні магістралі розміщені в самому процесорі.

Шина процессора шина, що з’єднує мікропроцесор (CPU) з декількома безпосередньо зв’язаними з ним мікросхемами. Шина процесора використовується в основному для передачі даних між процесором та основною системною шиною або між процесором і зовнішнім кешем.

Шина пам’яті призначена для передачі інформації між процесором і основною пам’яттю (RAM). Дана шина – це або продовження шини процесора, або незалежний набір спеціальних мікросхем для передачі інформації між процесором та пам’яттю. Системи, основані на процесорі з тактовою частотою вище 16 МГц. У всіх системах з тактовою частотою процесора вище 16 МГц для усунення невідповідностей між швидкою шиною процесора і повільною оперативною пам’яттю комп’ютера використовуються спеціальні мікросхеми

Шина введення/виведення забезпечує взаємодію процесора і периферійні пристроїв. Ця шина і під’єднані до неї роз’єми призначені для того, щоб комп’ютер міг виконувати всі подані запити. Основні типи шин введення виведення: шина ISA (Indastry Standart Architecture – промислова стандартна шина архітектура) – це 16-розрядна шина, працює на частоті 8 МГц; шина PCI (Peripheral Component Interconnect – шина взаємодії периферійних компонентів); шина AGP (прискорений графічний порт) – це 32-розрядна шина працює на частоті 66 МГц і призначена для під’єднання відеоадаптера.