Двійковий напівсуматор

Згідно визначення, вихідні сигнали двійкового напівсуматора повинні відповідати системі ФАЛ (1). Для її технічної реалізації необхідні логічні елементи И і Виключаюче АБО. Оскільки раніше елемент Виключаюче АБО не був описаний, розглянемо можливість його побудови на вже відомих елементах. Для цього перетворимо вираз Виключаюче АБО до базисуИ—НЕ

Технічна реалізація отриманого виразу приведена на рис. 1а. На цьому ж малюнку показано умовне позначення елемента Виключаюче АБО.

З використанням сказаного легко можна синтезувати логічну схему двійкового напівсуматора (рис. 2,а). Час підсумовування для схеми рис. .4 визначається

Рисунок 1 - Структурна схема реалізації операції Виключаючи АБО (а) та її умовне позначення (б)

Рисунок 2 - Напівсуматор (а) та його умовне позначення (б)

Одно розрядний суматор

Функціонування одно розрядного суматора визначається системою ФАЛ (2). Технічна реалізація даної ФАЛ може бути виконана на ЛЕ будь-якого типу. Розглянемо, наприклад, побудову одно розрядного суматора з використанням схем двійкових напівсуматорів (рис. 3, а). Очевидно, що для цієї мети необхідно два напівсуматори і елемент АБО. Умовне графічне позначення одно розрядного суматора наведене на рис. 3, б.

Рисунок 3 – Одно розрядний суматор (а) та його умовне позначення (б)

Як видно зі схеми рис. 3 а в першому зліва суматорі визначаємо результат додавання х1 та х2. На другому суматорі визначається результат сумування з врахування переносу та визначається значення переносу в старший розряд.

Багато розрядний суматор паралельної дії

У цьому суматорі, згідно даному раніше визначенню, операції підсумовування повинні виконуватися одночасно для всіх розрядів початкових двійкових чисел. З цього виходить, що такий суматор повинен мати окремі апаратні засоби для виконання підсумовування в кожному розряді.

Рисунок 4 – Структурна схема паралельного 4-розрядного суматора з послідовним переносом

Розглянемо наведену на рис. 4 типову структуру 4-розрядного суматора, виконаного з використанням трьох одно розрядних суматорів і одного напівсуматора. Розряди кодів доданків подаються на відповідні входи суматорів, виходи суми яких під'єднуються до перших входів ЛЕ І, що використовується як вихідні ключі, на другі входи яких подається сигнал Z, що визначає момент прочитування результату. Вихід сигналу перенесення суматора нульового розряду подається на вхід перенесення суматора першого розряду і т.д.

Із сказаного виходить, що для отримання на виході сигналу, рівного реальній сумі вхідних кодів, необхідно, щоб сигнал перенесення послідовно сформувався на виходах суматорів всіх розрядів. Отже, не залежно від того, що для підсумовування в кожному розряді використовується окремий суматор, реальний час виконання операції в даній схемі визначається послідовним перенесенням сигналу Р з розряду в розряд. Тому результат, який може бути знятий з виходу схеми через час, рівний часу підсумовування в одному розряді, не буде реальним значенням шуканої суми.

Для не допущення помилкового результату на виході схеми встановлені елементи И. Сигнал Z на входах цих елементів повинен з'являтися не раніше, ніж тривалість послідовної передачі сигналу перенесення по всіх розрядах суматорів.