Побудова зп із заданою організацією
В сучасних комп’ютерах мінімальною адресованою одиницею пам'яті є, як правило, 1 байт. У зв'язку з цим обмін з пам'яттю організується блоками, кратними цій величині: байтами, словами, подвійними словами, квадра словами, в залежності від виконуваної процесором команди і розрядності зовнішньої шини даних. Такий обмін проходить під управлінням спеціальних сигналів, що надходять з системної шині. Перетворення інформації з формату її подання на шині даних у формат, що враховує організацію конкретних схем пам'яті, здійснюється спеціальними інтерфейсними схемами. Великі інтегральні схеми (ВІС), на яких будуються модулі пам'яті, є виробами електронної промисловості і можуть мати різну організацію. Розробники засобів обчислювальної техніки повинні враховувати наявну у них номенклатуру ВІС пам'яті, щоб побудувати пристрій необхідної ємності та організації. Для цієї мети може проводитися об'єднання декількох ВІС або з метою збільшення кількості слів у модулі пам'яті, або для нарощування розрядності кожного слова, або з тієї та іншої метою одночасно. Розглянемо варіанти побудови блоку пам'яті необхідної організації за наявності заданих ВІС пам'яті.
Приклад 1. Побудувати (розробити схему) ОЗП з організацією 8К*8 розрядів на інтегральній схемі з організацією 1К*8 розрядів (рис. 2).
Розробка.
На першому етапі вияснимо необхідну кількість розрядів, щоб адресувати кожну комірку пам’яті як в заданій, так і в розроблюваній схемах. Для доступу до комірок пам’яті в мікросхемі з організацією 1К*8 необхідно адреса розміром 10 розрядів, тобто 210 . Для доступу до комірок пам’яті в мікросхемі з організацією 8К*8 необхідна адреса розміром 13 розрядів, тобто 213.
Таким чином необхідна доробка схеми управління базовими мікросхемами.
Рис. 2. Умовно-графічні позначення запам'ятовуючих пристроїв з різною організацією: а - 1К * 8 розрядів; б - 8К * 8 розрядів
На другому етапі проведемо аналіз інформаційної ємності базової та розроблюваної схем. В даному випадку потрібно побудувати модуль пам'яті, який має більшу кількість слів, ніж в складових його ВІС і буде складатися з восьми БІС. Це дозволяє зробити висновок про те, в схему потрібно ввести ще три адресні розряди таким чином, щоб десять розрядів забезпечували вибірку (запис) інформації з конкретної мікросхеми, а три розряди вибір цієї мікросхеми (23=8) - рис.3.
|
|
|
00
Вибір мікросхеми
пам’яті
Сигнал CS
11
|
. . . |
Вихідна інформація |
|
|
|
Рис. 3. – Функціональна схема модуля пам’яті з організацією 8К*8
Для звернення до модуля пам'яті використовується 13-розрядний адресу (А12 А0), що надходить по шині адреси (ША). Три старших розряду (А12-А10) визначають ту мікросхему схему, яка в даний момент включається в роботу, а кожна комірка всередині будь ВІС визначається 10-ма молодшими розрядами адреси (А9-А0) (табл. 1).
Таблиця 1. Організація модуля пам’яті
Для реалізації управління процесом вибору мікросхем використано дешифратор 3*8, наприклад К531ИД7.
Реалізація поставленої задачі у відповідності з розробленою функціональною схемою передбачає паралельний ввід 10 молодших розрядів адреси комірки А9-А0 до кожного адресного входу А0…А9 кожної з восьми базових мікросхем MR0-MR7 (рис. 4). Три старших адреси А12…А10 поступають на вхід дешифратора DC. З метою спрощення процесу представлення розроблюваної схеми всі адресні підключення відобразимо з використанням джгута. Виходи дешифратора підключаються відповідно до кожного входу CS(вибір мікросхеми) мікросхем пам’яті MR0…MR7.
З метою перевірки власних знань пропонується доробити схему в плані ініціалізації (введення нумерації) провідників, що входять (виходять) в джгут.
У реальних мікросхемах шини даних запису і читання (DI і DO) зазвичай являють собою загальну двохнаправлену шину. Сигнали на шині управління означають: MW - сигнал запису в пам'ять, MR - сигнал читання з пам'яті.
Приклад 2. Побудувати ОЗУ з організацією 1К * 8 розрядів на ВІС з організацією 1К * 1 розряд (рис. 5.).
Розробка.
В даному випадку потрібно збільшити розрядність слова пам'яті. Так як всі розряди одного слова повинні записуватися та зчитуватися одночасно, то всі ВІС повинні працювати паралельно. Модуль пам'яті буде складатися з восьми ВІС (рис. 6). Якщо розроблюваний блок є частиною модуля пам'яті, що має обсяг більше, ніж 1К слів (наприклад, 8К), то необхідний спеціальний дешифратор, який буде дешифрувати старші розряди адреси аналогічно тому, як показано на рис. 5.5 і включати в роботу даний блок.
*
Рис.4. - Запам'ятовуючий пристрій обсягом 8К * 8 розрядів на ВІС з організацією 1К * 8 розрядів
Рис. 5. Умовно-графічне позначення запам'ятовуючого пристрою з організацією 1К*1 розряд
Якщо блок пам’яті передбачається використовувати окремо, то дешифратор непотрібний.
Рис.6. Запам'ятовуючий пристрій об'ємом 1К * 8 розрядів на БІС з організацією 1К * 1 розряд