Добавил:

Kaz Опубликованный материал нарушает ваши авторские права? Сообщите нам.

Вуз:

Белорусский государственный университет информатики и радиоэлектроники

Предмет:

Структурная и функциональная организация ЭВМ

Файл:

Лекции 437стр.doc

Скачиваний:

Добавлен:

15.06.2014

Размер:

10 Мб

Скачать

☆

<<< < Предыдущая 1 2 3 4 5 6 7 8 910 / 3910 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 > Следующая >>>

1 Упрощается архитектура процессора ; вместо распараллеливающей логики на eric процессоре можно разместить больше регистров , функциональных устройств .

¹ процессор не тратит время на анализ потока команд

¹ возможности процессора го анализу программы во время выполнения ограничены сравнительно небольшим участком программы , тогда как компилятор способен произвести анализ го всей программе

¹ если некоторая программа должна запускаться многократно , выгоднее распараллелить ее один раз (при компиляции ), а не каждый раз, когда она исполняется на процессоре .

Слайд 46

Printed with FinePrint- purchase atwww.fineprint.com

_-_б*

Недостатки :

¹ Компилятор производит статический анализ программы , раз и навсегда планируя вычисления . Однако даже при небольшом изменении начальных данных путь выполнения программы сколь угодно сильно изменяется .

¹ Очень сильно увеличится сложность компиляторов . Значит , увеличится число ошибок в них, время компиляции .

¹ Еще более увеличится сложность отладки , так как отлаживать придется оптимизированный параллельный код .

¹ Производительность Itanium всецело зависит от качества компилятора .

Слайд 41

История

29 мая 2001 г. HP представила серию рабочих станций , основанных на семействе процессоров Danium (IPF). Первые системы HP на базе Danium включали рабочую станцию ЬР Workstation i2000, поддерживающую до 2 процессоров , серверы HP Server гх4610(до 4 процессоров ) и HP Server гх9610(до 16 процессоров ).

практике все не так гладко . Дебют Merced - в июне 2001 года . В режиме й -64 новый процессор показывал производительность , близкую процессорам архитектуры Тк -32, работавшим на той же частоте , а при эмуляции режима хЭ6 — всего одну восьмую от

поз

Слайд 43

Printed with FinePrint- purchase atwww.fineprint.com

_-_б*

25 апреля 2002 г. Компания Intel объявила официальное название для второго поколения процессоров Itanium . Называвшийся ранее кодовым названием McKinley процессор , получил имя - Itanium2.

Сейчас : Intel - CoreDuo,Xeon,HP - FA-RISC

Камерон Макнеири (CameronMcNairy ), инженер компании Intel и создатель архитектуры Danium , отметил , что "возможности процессоров го работе с однопоточными задачами не заброшены и компания ищет пути повышения производительности с каждой новой итерацией процессоров Danium ".

Слайд

_ft_-_в\

Ближайшее будущее :

Переход от Itanium2 9М(2004 пэд , линейка Madison ,6 -9 М5 кэша ,130 -ж процесс ) к двухъядерному Itanium2 (июль 2006 года , Montecito ,90 -ж процесс ) - в процессе доработки бьш разделен каи (инструкций и данных), удалось избавиться от конфликтов в кэше данных и "увеличить ресурсы ядра ".

В следующей итерации Danium , при переходе от Montecito к ядру Tukwila , планируется улучшить "однопоточную производительность " ядра .

Чипы Tukwila появятся в 2006 -2009 гг, Poulson - дело далекой перспективы — и< выход пока намечен на 2010 -2011 гг.

Слайд 33

Printed with FinePrint- purchase atwww.fineprint.com

Структурная и функциональная организация ЭЕМ (ComputerOrganization and Design )

БГ7ИР кафедра ЗЕМ

доцент Сам ал ь Дм три й Иванович

т.284 -2L -61, dmitry _samal @mail. iu ,

a.502 -5

Лекция 10 «Организация llhh »

2007

_{План
лекции}

Тигы пин
Иерархия пин
Физическая реализация пин
Арбитраж пин

Printed with FinePrint- purchase atwww.fineprint.com

Слайд 2

Организация ui/и

Совокупность трактов , объединяющих между собойосновные устройства ЕМ должна обеспечивать обменинформацией между : операция

Данные

Память

Адрес

•ЦП и памятью •фи модулями в/в

N ячеек

•ПаМЯТьЮ И МОДУЛЯМИ В/В Данные

Операция

Адрес

Знутр . данные

Знешч . данные

Модуль ввода / вывода

М портов

Команды

Внутр . данные

данные

Данные

J> Центральный

процессор

Сигналы Сигналы прерывания прерывания

Сигналы управ -я

Данные

Слайд 3

Эволюция структур взаимосвязей

Давно :

Недавно :

СВУ

№В

СВУ

ПЗУ

IVBB

_и

₁

№В

ПЗУ

I^BB

—

ПЧЧ

В перспективе ? ■ ■I

Сейчас

■

_пчч

—

_мзв

—

IVEB

ГРМ

₁

—

ПОМ

IVBB

№В

₁

—

ГРМ

—

1 „ .

Слайд 4

Printed with FinePrint- purchase atwww.fineprint.com

Организация из/и

Шина характеризуется :

совокупностью сигнальных линий ,
физическими , механическими и электрическими характеристикамишины ,
сигналами арбитража , состояния , управления и синхронизации ,правилами взаимодействия подключённых к шине устройств .

Протокол

Сигналы и синхронизация

Множество проводов

Busmaster Busslave

Электрические характеристики

Omnibus -«для всего »

Физические и механические характеристики

Слайд 5

_Тиы_из/и

Транзакция - чтения и записи (ввода и вывода ). Две части - посылка адреса и посылка (приём ) данных .

Целевое назначение пин :

Шины «процессор -память »
Шины ввода /вывода
Системные пины

Шина «процессор -память » - связь между ф и СП (основной памятью )- Front -Side Bus (FSB).

Шина для связи процессора с каи -памятью второго уровня - Back Side Bus (BSB).

Максимизация пропускной способности и минимизация длины пины .

Слайд б

Printed with FinePrint- purchase atwww.fineprint.com

_Тиы_из/и

^{ИИ-ы
ввода /вывода}^-

соединение между ф и устройствами В/В-да. Многообразие устройств -> стандартизация и унификация пин .

За исключением видеосистем - шины в/в не особо быстры .

Минимизация конструктива шины (разъёмов и т.п.). Меньше линий , ю больше длина (SCSI) .

Слайд 7

_Тиы_из/и

Ш/1на данных

LJiiHa адреса

LJiiHa управления

Слайд 8

Системная шина - физ . и лог . объединение всех устр -в ВА (backplanebus) . Обычно несколько сот линий . (Unibus , FastBus , VME, ISA, ESA, MCA)

Printed with FinePrint- purchase atwww.fineprint.com

Иерархия из/и

ЕМ с одной шиной :

п						■СВУ

Устройства ввода /вывода

Плюсы : простота , низкая стоимость Минусы : скорость транзакций

Слайд 9

Иерархия из/и

.Адаптер

ЕМ с двумя видами шин :

Адаптер ) (Адаптер

Шина «ЦП - память »

СВУ

га со

га

ш Устройства ввода /вывода

Адаптеры - буферизация данных .

Плюсы : снижает нагрузку на шину «ЦП-ГРМ » Минусы : относительная стоимость

Printed with FinePrint- purchase atwww.fineprint.com

Слайд 10

Иерархия из/и

_{с
тремя видами пин :}

.Адаптер

Шина «ЦП - память »

^Адаптер

С8У

LJiihia ввода /вывода

Устройства ввода /вывода

Плюсы : снижение нагрузки на «ф -память » -улучшение характеристик шины «ф-память» Минусы : стоимость

Слайд 11

Computer Buses (1)

CPU chip

Bus controller

Disk

Memory bus

I/O bus

Modem

Printer

A computer system with multiple buses.

Printed with FinePrint- purchase atwww.fineprint.com

Слайд 12

Computer Buses (2)

Master

Slave

Example

CPU

Memory

Fetching instructions and data

CPU

I/O device

Initiating data transfer

CPU

Coprocessor

CPU handing instruction off to coprocessor

I/O

Memory

DMA (Direct Memory Access)

Coprocessor

CPU

Coprocessor fetching operands from CPU

Examples of bus masters and slaves.

Сяаид 13

Физическая реализация из/и

Механические аспекты : - медные полоски на плате , тонкие - сигнальные , широкие - проводящие напряжение .

Разъёмы - проблема надёжного контакта .

Механические спецификации - размеры плат , размеры и размещение направляющих , максимальная высота элементов на плате и т.п.

Электрические аспекты : Схема меняющая напряжение на плате -драйвер или «возбудитель » шины . Необходимо уметь отключать драйвер от сигнальной линии , когда сн не использует плату -> цифр . схемы с тремя уровнями - high, low, off. Отключение драйвера - через спец . вход драйвера .

Слайд П

Printed with FinePrint- purchase atwww.fineprint.com

Физическая реализация из/и

Электрические аспекты :

Линия пины -> к выходу драйвера через резистор от источника питания . Схемы с открытым коллектором (ТТЛ ), стоком (МОП ) или эмиттером (ЭСЛ ). Способ позволяет реализовывать - «монтажное ИГИ » (или «монтажное И») - сигнал на линии - результат сложения (ИГИ ) всех поступивших на линию сигналов

Распространение сигнала :

•Скорость распространения

•Отражение

•Перекос

•Эффекты перекрестного влияния .

Слайд 15

Физическая реализация из/и

•Скорость распространения - теоретически 300 м£, в реале - не более ТР/о от указанной .

Отражение - эффекты возникающие при перемене сигнала в линии .

Перекос сигнала - при параллельной передаче данные поступают не одновременно ю всем соотв . приёмникам

Наводки электростатического и магнитного полей на соседние линии - перекрёстная или переходная помеха

Вое вышеперечисленное приводит к изменению фронтов сигналов -> минимальное значение ширины импульса , при котором его ещё можно распознать -> ограничения на число импульсов в ед. времени .

Слайд 16

Printed with FinePrint- purchase atwww.fineprint.com

Распределение линий ши-ы

Любая транзакция начинается с выставления ведущим устройством адресной информации -> часть сигнальных линий - Шина Адреса (НА).

НА может передавать - адреса яч. памяти , номера портов Ц1, адреса портов в/в... -> дрп . информация , определяющая вид транзакции (обычно с помощью спец . управляющих линий шины ).

Число линий НА - максимально возможный размер адресного пространства .

Шина данных, характеризуется шириной и пропускной способностью . Ширина -> количество бит информации , передаваемой за один цикл шины . Цикл может занимать несколько тактовых периодов . Обычно элемент данных задействующий всю шину - «слово ».

Распределение линий ши-ы

Пропускная способность шины - количество единиц информации , передаваемых за единицу времени (определяется физическим построением шины и конструктивом подключаемых устройств ).