Лекция №4. Полупроводниковые запоминающие устройства

Содержание лекции: виды запоминающих устройств, их параметры, структура и принцип действия оперативных и постоянных запоминающих устройств, приемы объединения микросхем памяти.

Цели лекции: изучить типы полупроводниковой памяти, ее основные параметры, структуру и принцип действия оперативных и постоянных запоминающих устройств, освоить построение памяти заданной структуры.

Для продолжительного хранения или хранения больших объемов двоичной информации используется память, состоящая из полупроводниковых микросхем, выполненных на основе биполярных или МОП-транзисторов. Память состоит из ячеек, которые имеют один или несколько элементов памяти (ЭП), каждый из которых способен запоминать 1 бит информации. Каждая ячейка памяти имеет свой адрес (номер), который должен быть указан при обращении к ней.

По способу хранения информации в ЭП различают статические и динамические запоминающие устройства (ЗУ). В статических используются бистабильные ЭП, в динамических хранение информации осуществляется за счет заряда конденсаторов, которые для обеспечения режима хранения должны периодически подзаряжаться (режим регенерации).

По виду доступа к информации различают ЗУ с произвольным или последовательным доступом. В первом случае возможно произвольное обращение к любой ячейке памяти, во втором – только в порядке возрастания или убывания их адресов, что характерно для внешней памяти.

По выполняемой функции ЗУ можно классифицировать на оперативные запоминающие устройства (ОЗУ) и постоянные запоминающие устройства (ПЗУ). ОЗУ (обозначение микросхем RAM – random access memory) используются для хранения информации, получаемой в процессе работы устройства. Они могут работать в режимах записи и считывания информации и являются энергозависимыми, так как при отключении источника питания информация в них пропадает. ПЗУ хранят информацию, которая не должна изменяться в ходе работы. Они работают только в режиме считывания и энергонезависимы. По способу программирования микросхемы ПЗУ подразделяют на четыре группы:

1) масочные (ROM), однократно программируемые изготовителем по способу заказанного фотошаблона (маски);

2) с возможностью однократного электрического программирования (PROM) по способу пережигания плавких перемычек на кристалле;

3) с возможностью многократного электрического программирования (EEPROM);

4) с электрической записью и ультрафиолетовым стиранием (EPROM), для чего в крышке корпуса микросхемы имеется окошко.

Основные параметры ЗУ делят на три группы:

1) классификационные: а) N – число ячеек памяти; б) n – разрядность, определяется числом разрядов двоичного числа, хранимого в ячейке; 3) М = N∙n – информационная емкость, измеряемая в байтах (1байт – 8 бит), килобайтах (1Кбайт = 1024 байт),мегабайтах (1Мбайт = 1024 Кбайт), гегабайтах (1Гбайт = 1024 Мбайт) и т.д.;

2) статические: а) напряжение источника питания ; б) напряжение логической единицы; 3) напряжение логического нуля;

3) динамические: а) время выборки – интервал времени между подачей входного сигнала и получением на выходе данных; б) период следования тактовых импульсов.

Н

УС

WR/RD

DI

A0

A1

CS

A2

A3

DO

WR

RD

а рисунке 12 представлена упрощенная структурная схема микросхемы статического ОЗУ с организацией 16x1 (16 элементов памяти с возможностью активизации одного из них).

УЗ

DC

накопитель

ЭП

DC

Рисунок 12 – Схема статического ОЗУ с организацией 16x1

Д ля обращения к микросхеме требуется ко входам дешифраторов столбцов и строк подвести четырехразрядный код адреса (А₃,А₂,А₁,А₀) выбранного ЭП, а также инверсный сигнал «Выборка кристалла» (CS), разрешающий обращение к накопителю. Режим микросхемы устанавливается сигналом «Запись – считывание» (WR/RD ). При WR/RD = 0 открывается устройство записи (УЗ) и через информационный вход DI (data input) происходит запись двоичного числа в выбранный ЭП. При WR/RD = 1 открывается устройство считывания (УС) и двоичное число считывается из активизированного ЭП через информационный выход DO (data output).

На рисунке 13 изображена структура типового восьмиразрядного ПЗУ емкостью 2⁹=512 байт =4096 бит, которая хорошо иллюстрирует принципы построения и функционирования ПЗУ. В узлах матрицы 64х64 размещается полупроводниковый прибор (диод, транзистор) с плавкой вставкой (PROM) или без нее (ROM).

Р исунок 13 - Структура восьмиразрядного ПЗУ емкостью 2⁹=512 байт

В каждом угле контакт между адресной и разрядной шинами может быть нарушен посредством разрушения полупроводникового прибора и вставки.

У ПЗУ типа PROM в узлах матрицы наносится слой нитрида кремния, который хорошо хранит электрический заряд. Время обращения зависит от технологии изготовления БИС запоминающих устройств и для биполярных ПЗУ составляет 20….50 нс, для биполярных - 200….600 нс.

В таблице 4 приведены основные параметры некоторых микросхем ОЗУ (обозначение РУ) и репрограммируемых ПЗУ ( обозначения РР при электрическом стирании и РФ – при ультрафиолетовом).

Т а б л и ц а 4

О бозна-чения микросхем	Органи- зация	Время цикла, нс	Время хранения, Час	Число циклов	Удель- ная Рпот, мВт/бит	Техно-логия
К500РУ415	1Кх1	25			0,8	ЭСЛ
К541РУ3	16Кх1	150			0,03	И2Л
К573РУ9А	2Кх8	400			0,0005	К-МОП
К565РУ5Б	64Кх1	230			0,0003	n-МОП
К573РР2	2Кх8		15000	10000	0,02	n-МОП
К573РФ2	2Кх8		25000	100	0,012	n-МОП
К573РФ6А	8Кх8		5 лет	25	0,004	n-МОП

Создание запоминающего устройства может потребовать объединения однотипных микросхем для увеличения разрядности чисел или общей емкости их хранения. В первом случае на адресные шины всех микросхем параллельно подаются группы кодов адресов этой части микросхем, а на входы управления также параллельно требуемые сигналы управления. Как видно из рисунка 14а, информационные входы и выходы объединяются в соответствующие информационные шины, причем разрядности объединяемых микросхем суммируются.

CS₁

CS₂

A

CS

n

DI

WR/RD

DO

CS

A

DI

WR/RD

DO

CS

A

DI

WR/RD

DO

CS

A

n

m+2 m

A

m

DC

CS₁

CS₂

A

2

m

n

CS₁

CS₂

A

m

CS₁

CS₂

A

n

m

а) б)

Рисунок 14 – Схемы объединения однотипных микросхем

Н а рисунке 14б показан один из вариантов объединения для четырех микросхем с целью увеличения общей емкости хранимых чисел. В данном случае значения двух старших разрядов (m+2) – разрядной шины адреса А обеспечивают обращение к одной из микросхем. Остальные m разрядов подаются параллельно на адресные входы всех микросхем. Благодаря такому включению любой m – разрядный код, поданный на эти входы, будет адресовать по одной ячейке памяти в каждой микросхеме, а выбираться будет та из них, которая находится в микросхеме с разрешающим значением сигнала CS₂.