5. Моделирование и анализ работы схемы

Для проверки работоспособности спроектированной схемы необходимо провести функциональное моделирование. Для этого необходимо создать исходный файл с расширением «.SCF», задать тестовые (эталонные) состояния входов, выбрать проверяемые выходы и запустить приложение «Simulator».

Для создания исходного файла необходимо открыть новый файл и в диалоговом окне «New» отметить пункт «Waveform Editor file», установить в соседнем поле окна расширение .SCF и нажать «ОК», а затем сохранить его через меню «File» основного меню. После этого необходимо связать файл с проектом. Для этого необходимо войти в меню «Node» и выбрать

пункт «Enter Nodes from SNF». После нажатия кнопки «List» в левой панели диалогового окна «Enter Nodes from SNF» (рис.9) появляется список доступных узлов («Available Nodes&Groups») который необходимо перенести на правую панель («Selected Nodes&Groups»), для чего необходимо нажать кнопку со стрелкой, расположенную между панелями. После нажатия кнопки «ОК» в окне редактора появляется готовый шаблон (заготовка) для задания тестовых состояний входов.

Рисунок 9. – Диалоговое окно «Enter Nodes from SNF»

Перед началом ввода тестовых состояний необходимо задать длительность интервала моделирования через меню «File→End Time...» и установить шаг сетки («Option→GridSize..»).

При выборе временных интервалов следует учитывать, что моделирование ведется с учетом реальных задержек внутри выбранной микросхемы ПЛИС, поэтому не стоит, например выставлять шаг сетки 1 нс. для микросхем у которых минимальная задержка от входа до выхода

составляет 10 – 15нс. т.к. это может привести к неверным результатам.

Иногда бывает удобно рассматривать сигналы не как отдельные, а объединенными в группы. Для объединения нескольких сигналов в группу необходимо: при помощи мыши выделить нужные сигналы, нажать правую кнопку мыши и в появившемся меню выбрать пункт «Enter Group». Затем в появившемся окне задать имя группы (или принять предложенное программой) и систему счисления в которой будет отображаться значение группы (BIN – двоичная, ОСТ – восьмеричная, DEC – десятичная, НЕХ - шестнадцатеричная).

Для разгруппирования необходимо выделить группу, нажать правую клавишу мыши и в появившемся меню выбрать «Ungroup».

Для задания тестовых состояний входов необходимо при помощи мыши выделить необходимый участок временного интервала и установить его в одно из требуемых состояний при помощи инструментов:

• - установка на входе низкого уровня;

• - установка на входе высокого уровня;

• - состояние входа неопределенно;

• - сигнал на входе находиться в третьем (высоко-импендансном) состоянии;

• - инвертирование входного сигнала;

• - настраиваемый тактовый генератор. Активизация этого инструмента задает на входе переменный сигнал со скважностью 2 (меандр) и периодом T = 2*(n*τ), где n - любое целое положительное число, не превышающее 32000, а τ - шаг временной сетки, а также начальное состояние сигнала (0 или 1).

• - Счетный вход. Используется в основном для задания состояний групповых сигналов. При нажатии на эту икону появляется окно в котором задается закон изменения состояния на входе группы сигналов, например для опции «Binary» закон изменения равен К(t)=K(t-1)+ k, где К(t) текущее состояние в момент времени t, значение на входе группы на предыдущем шаге K(t-1), k – целое положительно число от 0 до 32000. Кроме того можно задавать период изменения по закону описанному пунктом выше, и начальное значение на входе группы. («Starting Value»).

• - Задание постоянного значения на входе группы сигналов, постоянного втечение выбранного периода. Значение задается в принятой для группы системе счисления (BIN, ОСТ, DEC, НЕХ).

После того как все значения тестовых сигналов на входах схемы были установлены, необходимо приступить к моделированию. Для необходимо сначала сохранить установки принятые в «Waveform Editor», и из меню «MaxPlus II» вызвать приложение «Simulator». Далее в появившемся нажать кнопку «Start». Либо нажать на иконку .

После проведения моделирования необходимо проанализировать состояние выходов схемы и убедиться в том, что оно соответствует расчетному. В противном случае необходимо искать логические ошибки в схеме, исправить их и повторить процесс компиляции и моделирования.

Из приведенной на рис.10 временной диаграммы видно, что схема (рис.4) работает верно – сигнал на выходе является инверсией входного.

Рисунок 10. – Результаты моделирования схемы