Состояния d- триггера

У цьому випадку на виході DD4 - напруга високого рівня, оскільки за відсутності тактового імпульсу на вході А буде напруга високого і на вході В - низького рівня. З приходом тактового імпульсу (С = 1) на вході А виникає напруга низького, а вході В - високого рівня.

D-триггер на логических элементах И—НЕ

Временные диаграммы работы D-триггера.

Якщо на вхід D подано напруга низького рівня, на ви¬ходе DD3 буде напруга високого рівня, а тактовий ім¬пульс (показаний на малюнку штрихами), інвертований логі¬ческім елементом DD4, діє подібно сигналу. Вследст¬віе цього тригер прийме стан Q = 0 і = 1.

D-тригер має наступну таблицю станів:

Вихід Q у D-тригера приймає той же стан, що й на вході D, в момент появи тактового імпульсу на вході С.

D-тригер можна зібрати з чотирьох елементів І-НЕ.

JK-тригери. Дія JK-тригера пояснює рис. 1.4. Ці тригери можуть бути синхронними або асинхронними. З вре¬менних діаграм роботи асинхронного JK-тригера слід, що при почерговому надходженні імпульсів на входи J і К цей тригер діє подібно RS-тригеру (див. Рис. 1.2, а), але відрізняється від нього при одночасній подачі імпульсів на обидва входи : вихідний стан змінюється на протилежне попередньому. На рис. 1.4, а це відноситься до імпульсів, позначеним стрілкою.

УК-триггер: a — временная диаграмма; б, в и г — условное гра­фическое обозначение триггера с за­писью информации по фронту такто­вого импульса в болгарской, амери­канской и,, советской литературе. Входы S и R (Рr и Сl) —установочные.

Состояния JK-триггера

JK-тригер на логічних елементах І-HЕ. За допомогою

логічних елементів І-НЕ К155ЛАЗ, К555ЛАЗ (ТТЛ) або К561ЛА7 (КМОП) неважко організувати JK-тригер. Для цього буде потрібно чотири логічних елемента. Схема JK-тріг¬гера (рис. 2.10) відрізняється від схеми RS-тригера тільки тим, що елементи DD3 і DD4 використовуються за прямим призначенням І-НЕ, а не як інвертори. Вхід A3 з'єднаний з виходом, а вхід В4 - з виходом Q. Дія його пояснюють тимчасові діаграми. Якщо JK-тригер перебуває в нульовому стані (Q = 0 і = 1, час до моменту t1) і на вхід J надійде сіг¬нал зазначеної на діаграмі полярності, то за рахунок зв'язку між виходом і входом A3 сигнал на виході елемента DD3 матиме вид з 0 на 1 і діяти подібно сигналу на вході -тригер, утвореного елементами DD1 і DD2, т. е. викличе зміну стану тригера. (В цей час на вході До напруга низького рівня, на вході В4, пов'язаному з виходом Q, теж низький рівень, в результаті чого на виході DD4 на¬пряженіе високого рівня). Якщо JK-тригер знаходиться в еді¬нічном стані (Q = l і = 0 - до моменту t1) і сигнал по¬ступіт на вхід К, то, розмірковуючи аналогічним чином, можна переконатися, що на виході DD4 з'явиться сигнал низького рівня (на схемою показаний штрихами), який діє як сигнал, т. е. стан тригера зміниться знову. (При цьому на ви¬ходе DD3 напруга високого рівня). Коли одночасно на обох входах - J і К напруга низького рівня, стан JK-тригера зберігається.

JK-триггер на логических элементах И—НЕ.

Временная диаграмма работы JK-триггера.

Як бачимо, до сих пір дію JK- і RS-тригерів пол¬ностью збігалося. При цьому вхід J відповідав входу S, а К - входу R.

Коли на обох входах - J і К одночасно з'являється напруга високого рівня, то в залежності від предшеству¬ющего стану тригера можливі два випадки.

1. JK-тригер був в одиничному стані (Q = l і = 0 - після моменту t3). Оскільки на вході A3 діє сигнал = 0, на виході DD3 зберігається напруга високого рівня, незалежно від того що на вході ВЗ елемента DD3 виникло на¬пряженіе високого рівня J = 1. При цьому на виході логіче¬ского елемента DD4, який діє як І-НЕ, за рахунок оедіненія входу В4 з виходом Q (Q = l) з'явиться сигнал і тригер-типу, утворений елементами DD1 і DD2, із¬меніт свій стан. Рівень напруги на виході Q стане низьким, а на виході - високим (починаючи з моменту t4).

2. JK-тригер був в нульовому стані (Q = 0 і = 1 - по¬сле моменту t4). Міркуючи аналогічним чином, неважко переконатися, що на виході DD4 зберігається напруга високого рівня, а на виході DD3- низького, яке діє як сіг¬нал, що перемикає -тригер (напруга на виході Q стане високим, а на виході - низьким - після моменту t5 ).

Таким чином, в обох випадках JK-тригер змінює своє со¬стояніе. В цьому якраз і полягає відмінність між JK- і RS-тригерами.

Робота JK-тригера визначається наступною таблицею со¬стояній:

Тригер можна зібрати з логічних елементів І-НЕ.

T-тригери. Ці тригери - асинхронні, мають тільки один інформаційний вхід, і кожен імпульс, що надходить на нього, веде до зміни вихідного стану (рис. 1.5).

Часто для ілюстрації дії тригерів користуються не тимчасовими діаграмами, а таблицями станів (табл. 1.1 ... 1.4). У таблицях індексом п позначено стан тригера до моменту впливу сигналу на інформаційному вході, а ін¬дексом п + 1 - після цього моменту.

T-триггер: а — временная диаграмма; б, в и г, д — условное графи­ческое обозначение в болгарской, американской и советской литературе.

Состояния T-триггера

Т-тригер на логічних елементах І-НЕ. З уже упо¬мінавшіхся логічних елементів в інтегральному виконанні типу К155ЛАЗ, К555ЛАЗ (ТТЛ) або типу К176ЛА7, К561ЛА7 (КМОП) легко зібрати Т-тригер. Для цього буде потрібно чотири логічних елемента І-НЕ. Схема наведена на рис. 2.9, а.

На відміну від D-тригера (див. Рис. 2.8) вхід А логічного елемента DD3 постійно з'єднаний з виходом. Дія цього тригера легко зрозуміти. Коли Q = l, на іншому виході = 0. Так як вхід А з'єднаний з виходом, то і А = 0. Після поступ¬ленія тактового імпульсу на вхід Т на виходах встановиться Q = 0 і = l. На виході А при надходженні наступного такто¬вого імпульсу вже буде напруга високого рівня і про¬ізойдет чергова зміна стану.

Т-триггер на логических элементах И—НЕ: а — на четырех элемен­тах; б — на двух элементах с RС-цепочками.

Работа Т-триггера характеризуется следующей таблицей со­стояний:

Зміна стану Т-тригера відбувається після надходження на вхід чергового імпульсу.

Т-тригер можна зібрати з логічних елементів І-НЕ.

У всіх розглянутих тригерів зміна станів проісхо¬діт по фронту імпульсу. Існують тригери, для яких активним може бути зріз (спад) імпульсу. Надалі ці випадки будуть спеціально обумовлюватися.

Установчі входи служать для попередньої установки тригера в одне певне стан. Цей стан може бути як нульовим, так і поодиноким. Тому зазвичай тріг¬гери мають два настановних входу, щоб забезпечити обидві можливості.

Література:

1. М. Димитрова «33 схеми на тригерах», стор: 5-11, 19-28.

2. В.В. Стригін «Основи обчислювальної, мікропроцесорної техніки та програмування» стр: 82-90.

3. Е.В. Еврєїнов «Цифрова і обчислювальна техніка» стор: 97-109.

При виконанні різних арифметичних і логічних операцій виникає необхідність зберігання коду числа протягом деякого часу. Іноді потрібно зрушити цей код вправо або вліво, підрахувати кількість імпульсів, вибрати задані комбінації кодів і т.п. такі операції виконують спеціальні вузли цифрової техніки: регістри, лічильники, дешифратори.

Регістр - послідовне цифровий пристрій, призначений для прийому і зберігання n-розрядного слова (коду), а також для виконання певних мікрооперацій над цим словом (кодом).

Елементами структури регістрів є асинхронні і синхронні D-, RS- або JK-тригери з динамічним або статичним керуванням і допоміжні логічні елементи. Число розрядів в регістрі називається його довжиною. В n-розрядний регістр можна записати 2n розрядних слів, тобто регістр може перебувати в 2n різних станах.

Занесення інформації в регістр називають операцією введення або записи. Видача інформації до зовнішніх пристроїв характеризує операцію виведення або зчитування.

Найбільш поширеними мікроопераціями регістрів є:

1. установка вихідного стану (наприклад, в нуль);

2. прийом (запис) слова;

3. поразрядное роз'єднання двох слів;

4. поразрядное логічне множення двох слів;

5. поразрядное сума двох слів по модулю два;

6. зрушення слова на j розрядів вправо або вліво;

7. інвертування розрядів слова;

8. видача слова в прямому, зворотному, парафазні кодах;

9. перетворення послідовного коду слова в паралельний і назад.

Синтез регістрів зводиться до вибору типу тригерів і синтезу комбінаційної схеми (на основі ЛЕ), яка формує функції збудження тригерів при виконанні заданих микроопераций.

Регістри використовуються як керуючі і запам'ятовуючих пристроїв, генераторів і перетворювачів кодів, лічильників, подільників частоти, вузлів тимчасової затримки і т.п.

Основним класифікаційним ознакою, за яким розрізняють регістри, є спосіб запису інформації або коду числа в регістр. За цією ознакою можна виділити регістри трьох типів: паралельні, послідовні і паралельно-послідовні.

В паралельні регістри запис числа здійснюється паралельним кодом, тобто в усі розряди одночасно. Послідовні регістри характеризуються послідовною записом коду числа, починаючи з молодшого або старшого розряду, шляхом послідовного зсуву коду тактується імпульсами. Регістри паралельно-послідовного типу мають входи як для паралельної, так і для послідовного запису коду числа.

Залежно від числа каналів по яких надходить (виводиться) інформація на входи (виходи) розрядів регістра, розрізняють регістри парафазного і однофазного виду. Парафазні регістри характеризуються тим, що інформація на кожен розряд надходить (виводиться) по двох каналах (прямому і інверсному). В однофазних регістрах інформація надходить (виводиться) тільки по одному каналу (прямому або інверсному). Парафазні регістри виконуються, як правило, із застосуванням RS-тригерів, а однофазні - на основі D-тригерів.

 Залежно від типів тригерів, які застосовуються для побудови регістрів, і способу їх тактіровкі, розрізняють регістри багатотактного і однотактного дії.

Залежно від типу виконуваних в регістрі микроопераций розрізняють наступні типи регістрів:

- З паралельним прийомом і видачею інформації (регістри пам'яті);

- З послідовним прийомом і видачею інформації (регістри зсуву);

- З послідовним прийомом і паралельної видачею інформації;

- З паралельним прийомом і послідовної видачею інформації.

Регістри характеризуються числом розрядів і швидкодією, обумовленим максимальною тактовою частотою прийому, передачі та зсуву інформації.

Зсуваються регістри призначені для виконання операції зсуву слова інформації, т. Е. Для пе¬ремещенія всіх цифр слова в напрямку від старших до молодших розрядів (зрушення вправо) або від молодших до старших розрядів (зрушення вліво). Зсув коду вліво на один розряд буде відповідати ум¬ноженію коду числа на основу системи числення, а зрушення вправо - поділу. Це пояснюється тим, що вага кожного розряду коду для позиційної системи числення визначається його позицією в коді.

У регістрах, як правило, зрушення числа на k розрядів здійснюється за k тактів або за k микроопераций зсуву. Мікрооперацій зсуву - зсув числа на один розряд вправо або вліво относі¬тельно прийнятої розрядної сет¬кі.

Зсувний регістр содер¬жіт такі ж шини передачі по входах, як і регістри прийому і передачі інформації, але трігге¬ри зрушуютьсярегістрів обяза¬тельно повинні бути складними, з внутрішнім запам'ятовуванням. Якщо в зрушуючим регістрі ісполь¬зуются прості тригери, напрі¬мер RS-тригери, то необхідно використовувати ще один дополні¬тельний регістр для промежу¬точного запам'ятовування слова в процесі зсуву. Фактично це призводить до того, що кожен розряд регістра буде складатися з двох тригерів

Схема двух разрядов

сдвигающего регистра на RS-триггерах.

Зсувний регістр можна використовувати не тільки для сдві¬га коду, але і для перетворення паралельного коду, прийнятого в регістр, в послідовний. Для цього достатньо прийнятий код зрушувати до тих пір, поки весь він не буде висунутий з регістра. Вихід з крайнього розряду використовується в якості вихідної шини послідовного коду. Зсувний регістр може виконувати функцію також перетворення послідовного коду в парал¬лельний, С точки зору зменшення кількості зв'язків і обладнання, що зрушують регістри доцільно будувати на D-тригерах

Схема сдвигающего регистра на D-триггерах.

Установка цього регістра в стан 0 виконується негативним імпульсом, що подається на вхід R ( «Уст.0»). Паралельний код надходить на входи хi-ХП. Запис паралельного коду здійснюється позитивним імпульсом, що подається на вхід С1. Послідовний код надходить на вхід D1.

Часто потрібні складніші зсуваються регістри: з парал¬лельной синхронної записом інформації, реверсивні, реверсів¬ние з паралельної синхронної записом інформації. Такі регіст¬ри називають універсальними.

Прикладом зрушується регістру з синхронної записом інформа¬ціі є мікросхема 155ІР1, виконана на основі чотирьох RS-тригерів

Условное графическое обозначение

микросхемы К155ИР1.

Входи D1-D4 призначені для паралельного запису ін¬формаціі, вхід D для послідовного запису. Вхід V є уп¬равляющім. При V = 0 схема працює як зсувний регістр по негативному перепаду (з 1 на 0) сигналу С1, а при V = 1 схе¬ма працює в режимі синхронного запису в регістр значень сігна¬лов D1-D4 по негативному перепаду сигналу С2.

Мікросхема 155ІР13 є восьмизарядний ре¬версівний зсувний регістр з паралельної синхронної записом інформації (рис. 4). При V1 = 0 і V2 = 1 відбувається зсув інформації вправо, при V1 = 1 і V2 = 0 - вліво, а при V1 - V2 = 1 - запис інформації в регістр. Асинхронний потенціаль¬ний вхід R призначений для установки нульового стану регіст¬ра. Входи DR і DL служать для зсуву інформації відповідно вправо і вліво по перепаду синхроимпульсов С.

Условное графическое обозначение

микросхемы К155ИР13

При побудові інтерфейсу мікропроцесорних пристроїв та інших пристроїв з шинної організацією використовуються регістри пам'яті, вихідні каскади яких, крім состоя¬ній логічного нуля і логічної едіні¬ци, можуть перебувати в третьому стані. До таких регістрів відноситься, наприклад, мно¬горежімний буферний регістр К589ІР12, умовне позначення якого показано на рис. 3, а функціональна схема - на рис. 4. Це восьмизарядний регістр на основі D-тригерів. Він має вбудовану логіку для управління режимами роботи. Запис інформації здійснюється за вхо¬дам D1-D8, а видача інформації - по виходах Q1 - Q8. Керуючі входи ВК1 і ВК2 служать для вибору ІМС (вибір кріс¬талла).

Условное обо­значение многорежимного

буферного регистра К589ИР12

Вибір кристала виробляється при одиничному значенні сигналу на вході ВК2 і нульовому значенні сигналу на вході ВК1.

С - сигнал синхронізації, обеспе¬чівающій формування стробірующе-го сигналу на входах тригерів; ВР - сигнал вибору режиму. При ВР - 1 стробирование здійснюється сигналом ВК ,, а при ВР = О - сигналом С.

Видача інформації з регістра проводиться за сигналами ВК, або ВР.

Функциональная схема многорежимного

бу­ферного регистра K589ИP12.

Якщо вибір кристала не проводиться (ВК = 0) і ВР = 0, С = 0, то відбувається зберігання інформації. Виходи регістра при цьому не навантажуються, що забезпечується вентильними ІМС С, показаними на рис. 4. У нульовий стан регістр встановлюється не¬завісімой подачею на вхід сигналу низького логічного рівня.

Багаторежимний буферний регістр містить додаткові логічні елементи, що формують сигнал запиту переривання ЗП. Цей сигнал інформує інші пристрої про те, що їм необході¬мо перервати свою роботу і прийняти інформацію, записану в ре¬гістре. Прийнято вважати, що сигнал ЗП = 1 (= 0) свідетель¬ствует про наявність інформації в регістрі і запиту на переривання.

Запит на переривання завжди відбувається протягом дії сіг¬нала вибору кристала (ВК = 1) незалежно від стану спе¬ціального тригера. При запису інформації по стробирующих сіг¬налу С = 1 цей тригер встановлюється в нульовий стан (= l), що свідчить про наявність запиту на переривання (ЗП = 1). Пос¬ле закінчення стробирующего імпульсу С тригер свого стану не змінює і запит на переривання не припиняється.

Установка спеціального тригера в одиничний стан, свіде¬тельствующее про відсутність запиту на переривання, проводиться по входу S тригера.

Спеціальний тригер встановлюється в стан, свідетель¬ствующее про відсутність запиту на переривання, сигналом = 0 очищення вмісту багаторежимного буферного регістра.

Якщо установка спеціального тригера в одиничний стан про¬ізошла за рахунок сигналу ВК = 1 вибору кристала, то протягом усього часу дії цього сигналу запит переривання (ЗП = 0) буде підтримуватися на виході ІМС. Лише після завершення дії сигналу вибору кристала запит на переривання припиниться.

Регістри знаходять прімене¬ніе при виконанні різних часових перетворень інформації. Регістри зсуву використовуються в схе¬мах множення і ділення: зсув числа вліво або впра¬во на один розряд відповідає його множенню або поділу на два. Регістри можна використовувати для за¬держкі переданої інформації на п тактів. У слож¬них ПЦУ, що складаються з великої кількості регістрів, воз¬нікает необхідність передачі слів з одного регістра в інший. Це можна здійснити за допомогою спеціаль¬ной микрооперации передачі слова. Два регістра соеді¬няются один з одним за допомогою КЦУ, що реалізує керовану схему передачі. Передачу слова з регістра S в регістр R можна записати у вигляді мікроопера¬ціі передачі R: = S.

Передача слова може здійснюватися в парафазні і однофазном кодах. При парафазні передачі мікро¬операція передачі R: = S виконується за сигналом уп¬равленія V. За цим сигналом тригери регістра R ус¬танавліваются в стану, відповідні состояні¬ям тригерів регістра S. При цьому стан регістра S не змінюється

Схема передачи информации из регистра

в регистр в парафазном коде

Передачу слів між регі¬страмі можна виконувати за допомогою однофазного коду. У цьому випадку передача слова здійснюється в два так¬та. На першому також регістр R встановлюється в нуле¬вое стан, т. Е. Виконується мікрооперацій «Устано¬віть 0» (R: = 0). За сигналом «Вуст. 0 »все тригери ре¬гістра R переводяться в стан 0. У другому також виконується мікрооперацій передачі R: = S

У цій схемі істотно економиться обладнання для реалізації схеми передачі, однак при цьому уве¬лічівается час передачі інформації.

Дуже часто виникає необхідність передавати інформацію з одного регістру ПЦУ на інший в обрат¬ном коді. Для виконання мікрооперації перадачі об¬ратних кодів виду R: = S в схемі на рис. 3 нульові і поодинокі виходи тригерів регістра при подключе¬ніі до схеми передачі міняються місцями або нульові виходи тригерів регістра S підключаються до схеми пе¬редачі

Схема передачи информации из регистра

в регистр в однофазном коде.

Література:

1. В.В. Стригін «Основи обчислювальної, мікропроцесорної техніки та програмування» стр: 92-95.

2. Е.В. Еврєїнов «Цифрова і обчислювальна техніка» стор: 109-112, 113-115, 118-122.

3. Б.Я. Ліхтціндер «Мікропроцесори і обчислювальні пристрої в радіотехніці» стр: 65-69.

Лічильник - послідовне цифровий пристрій, призначений для підрахунку числа імпульсів (сигналів) надходять на його вхід, і фіксації цього числа у вигляді коду, що зберігається в тригерах.

Мікрооперацій рахунку полягає в зміні значення числа С у лічильнику на ± 1. Лічильник в якому виконується мікрооперацій рахунки З: = С + 1, називається суммирующим, а лічильник, який реалізує микрооперацию З: = С - 1, - віднімається. Якщо реалізуються обидві мікрооперації, лічильник називають реверсивним.

Кількість розрядів лічильника визначається найбільшим числом, яке повинно бути отримано в конкретному випадку.

Лічильники зазвичай реалізуються на Т-тригерах. На практиці для побудови Т-тригера застосуються D-тригери і JK-тригери.

Тактируемые Т-триггеры на основе:

JK-триггера (а) и D-триггера (б).

Для рахунку і видачі результату в лічильниках є один вхід і n-виходів, в залежності від кількості розрядів.

При маркуванні для позначення лічильника використовуються літери ІЕ. Конструктивно лічильники виконуються у вигляді сукупності інтегральних схем - тригерів, з'єднаних відповідним чином, або у вигляді однієї інтегральної схеми, що містить багаторозрядних лічильник.

Лічильники широко застосовуються в обчислювальній техніці і різних пристроях дискретної автоматики: для формування адрес, команд, рахунки кількості циклів операцій, формування коду в аналого-цифрових перетворювачів, відліку часових відрізків в таймерах і т.д.

 Класифікація лічильників:

1. За цільовим призначенням: прості (підсумовуючі і віднімають) і реверсивні.

   На прості лічильники сигнали надходять з одним знаком, тобто вони переходять від стану до стану тільки в одному напрямку: або +1, або -1.

У суммирующем лічильнику кожен сигнал збільшує його стан на 1, в віднімається зменшує його показання на 1.

У реверсивному лічильнику може виконуватися як операція збільшення показань, так і зменшення.

2. За способом організації рахунку: асинхронні і синхронні.

В асинхронних лічильниках сигнал від розряду до розряду передається в різні інтервали часу, в залежності від стану вхідних сигналів.

У синхронних лічильниках сигнали від розряду до розряду передаються за допомогою тактових сигналів.

3. За способом організації ланцюгів переносу між розрядами розрізняють лічильники: з послідовним, паралельним і груповим переносом.

При послідовному переносі, перенесення в сусідній старший розряд формується тільки після перемикання тригера в попередньому розряді (молодшому).

При паралельному перенесенні, переноси формуються одночасно для всіх розрядів.

У лічильниках з груповим переносом розряди лічильника розбиваються на групи. В межах однієї групи зазвичай організовується паралельний перенос, а між групами послідовний.

4. По виду кодування внутрішніх станів лічильника: з двійковим кодування, одинарним кодуванням, унітарним кодуванням.

У лічильниках з двійковим кодуванням Ксч = 2n, для отримання 2-10 лічильника, шість його станів з 16 відключаються. Залежно від вибору системи числення можна отримати лічильники з кодами: 8-4-2-1, 4-2-2-1 і т.д. один з варіантів код Грея: при зростанні десяткового числа на 1, змінюється значення тільки одного символу в порівнянні з іншим двійковим числом. Код Грея використовують при перетворенні кута повороту кодує диска в цифровий код для зменшення помилки при зчитуванні.

У лічильниках з одинарним кодуванням, стану відрізняються при переміщенні по кільцю єдиного сигналу 0 або 1.

Стан унітарних лічильників визначається числом окремих станів каскадів.

Основними характеристиками лічильника є модуль рахунку (Ксч), який іноді в технічній літературі називають періодом рахунку або коефіцієнтом перерахунку; Роздільна здатність; час реєстрації (швидкодія) і ємність.

Основною характеристикою лічильника є модуль рахунку Ксч, який визначається максимальним числом одиничних сигналів, яке може бути пораховано лічильником. Лічильник, що містить n двійкових розрядів, може перебувати в станах 0, 1, 2, ..., 2n - 1. При надходженні на вхід підсумовуючого лічильника 2n -й одиниці він переходить зі стану 2n - 1 в стан 0. Таким чином, n-розрядний суммирующий двійковий лічильник має модуль рахунку Ксч = 2n.

Швидкодія лічильника характеризується частотою надходження рахункових імпульсів fсч і часом установки лічильника tуст. Параметр fсч характеризує максимальну частоту надходження рахункових імпульсів на вхід лічильника.

Для лічильників, що спрацьовують по рівню тактового імпульсу, час установки коду лічильника характеризує максимальний часовий інтервал між моментом надходження лічильного імпульсу і моментом встановлення коду лічильника. Для лічильників, які працюють в режимі з внутрішньою затримкою, tуст визначається максимальним часовим інтервалом між моментом закінчення рахункового імпульсу і моментом встановлення коду лічильника. Передбачається, що зчитування коду здійснюється паралельно з усіх розрядів лічильника.

 Роздільна здатність - мінімально допустимий період проходження вхідних сигналів, при якому забезпечується надійна робота лічильника. Чим більше частота надходження рахункових сигналів, тим більша швидкодія потрібно від лічильника.

Ємність лічильника - максимальне число одиничних сигналів, яке може бути зафіксоване на лічильнику. Ця характеристика лічильника залежить від основи системи числення і числа розрядів.

Тепер пояснимо поняття довічного рахунки і лічильника. Двоіч¬ний рахунок здійснюється двійковими тригерними лічильниками. Вони являють собою ланцюжок тригерів (зазвичай Т-тригерів), з'єднаних певним чином. Вихід Q предшест¬вующего тригера з'єднаний з входом Т наступного (рис. 2). Як Т-тригера можна використовувати належним обра¬зом включені D- або JK-тригери. На рис. 4 наведена схема трехразрядного триггерного довічного лічильника, собран¬ного з D-тригерів, які включені як Т-тригери.

У двійковій системі числення кожне число представляється тільки двома символами: 1 і 0, сукупність яких нази¬вается бітом. Термін «символи», а не «цифри», застосований по¬тому, що 1 тут означає наявність, а 0 - відсутність двійковій одиниці. Вага кожного розряду біта залежить від займаного їм місця. Наприклад, вага самого молодшого розряду дорівнює 20 = 1. Вага другого розряду, зліва від молодшого, дорівнює 21 = 2, третього - 22 = 4 і т. Д.

Двоичный счетчик с Т-триггерами

Вход R — установка нулевого со­стояния.

Временная диаграмма работы

двоичного счетчика с Т-триггерами

В табл. 1 представлены десятичные числа от 0 до 15 и их эквиваленты в двоичном коде. Нетрудно видеть, что каждое десятичное число можно представить как сумму чисел 1, 2, 4, 8 и так далее, представляющих собой сте­пени числа 2.

Ланцюжком з Т-тригерів (рис. 2) здійснюється рахунок і реєстрація імпульсів в двійковому коді. Це видно на тимчасовій діаграмі. Вихід першоготригера встановлюється в одиничний стан після кожного другого вхідного імпульсу, вихід другого тригера - після кожного четвертого імпульсу, вихід третього тригера - після кожного восьмого імпульсу і т. Д. Тригери DD1, DD2, DD3 ділять вход¬ние імпульси відповідно на 2, на 4, на 8, після чого состо¬янія тригерів повторюються. На малюнку показано, що актів¬ний (переключающий) перепад вхідних імпульсів - отріца¬тельний: від високого рівня до низького. З останніх трьох епюр тимчасової діаграми видно, що стану тригерів от¬вечают в двійковому коді порядковому номеру впливає імпульсу. Так, наприклад, після третього вхідного імпульсу (стрілка а на малюнку) стан, або вміст, лічильника таке: Q1 = 1l; Q2 = 1; Q3 = 0, т. Е. Число, записане счетчі¬ком, так само 011. Тут перший тригер відповідає молодшому розряду числа, а останній - старшому. Після п'ятого вход¬ного імпульсу (стрілка б на малюнку) вміст лічильника бу¬дет 101.

До сих пор мы полагали, что связь между триггерами осуществляется со­единением выхода Q предшествующе­го триггера с входом Т последующего. В этом случае состояния триггеров чередуются в направлении сверху вниз (табл. 3) и, как следует из таб­лицы, каждый новый импульс на вхо­де увеличивает содержимое счетчика на 1. Такие счетчики как мы уже знаем называют сум­мирующими. Если вход Т триггера со­единен с выходом Q предшествующего, то поступление каждого оче­редного входного импульса уменьшает на 1 содержимое счетчика: состояния триггеров череду­ются в направлении снизу вверх (табл. 3). Такой счетчик на­зывают вычитающим. Рекомендую студентам самим начертить схему вычитающего счетчика и его временную диаграмму.

Для обох видів лічильників (підсумкових і віднімається), складених з тригерів, межа рахунку, т. Е. Число возмож¬них станів, дорівнює 2n. Далі, якщо на вхід надходять нові імпульси, цикл рахунку повторюється. Це випливає і з тимчасової діаграми.

Якщо в якості вихідного стану віднімає лічильника прийняти число 000, то стан виходів тригерів лічильника відображають негативне число полічених імпульсів, представлене в додатковому коді.

У суммирующем довічним n-розрядному лічильнику, що складається з п трігге¬ров, реалізується лічильна послідовність чисел. Ця послідовність починається з 0. Чергове число в цій послідовності виходить додатком одиниці до попереднього числа. Після того як последо¬вательность доходить до максимального числа 2п-1, вона знову проходить через 0 і повторюється. У лічильнику з п тригерами число можливих станів одно 2n, мо¬дуль рахунку Кс також дорівнює 2п. Кожному стану счет¬чіка відповідає число в лічильної послідовності від 0 до 2п-1. Розглянемо пристрій двійкового 3-разряд¬ного підсумовує лічильника. У такому лічильнику можна реалізувати лічильну послідовність від 0 до 23 - 1 = 7. Послідовність чисел може, бути задана сукупністю 3-розрядних двійкових чисел b3 b2b1: 000, 001, 010, 011, 100, 101, 110, 111. Поставимо у відповідність кожному розряду bi числа вихід тригера Qi. У 3-раз¬рядном лічильнику з виходами Q3Q2Q1 буде реалізовуватися лічильна послідовність від 0 до 7.

Лічильник може бути реалізований з використанням двоступеневих тригерів Т з рахунковим входом. Схема двійкового 3-розрядного підсумовуючого лічильника пред¬ставлена ​​на рис. 1а. У цій схемі вихідне состоя¬ніе лічильника встановлюється подачею сигналу по шині «Уст.0».

Тригери Т змінюють свій стан із закінченням вхідного сигналу, тобто після переходу від рівня 1 до 0. Вхідний сигнал по шині З подається на рахунковий вхід тригера 1. Робота лічильника може бути описана за допомогою тимчасової діаграми (рис. 1б).

До початку приходу першого сигналу лічильник находіл¬ся в нульовому стані. Це відповідає наявності уров¬ня 0 на виходах Q1, Q2, Q3. З надходженням по шині З вхідних сигналів на рахунковий вхід першоготригера на¬чінается робота лічильника. З приходом першого сігна¬ла тригер 1 переходить в стан 1 і на його виході встановлюється рівень Q = l. Оскільки на рахункових входах тригерів 2 і 3 не відбувається зміни рівня з 1 на 0, ці тригери зберігають стану Q2 = 0, Q3 = 0. З приходом другого сигналу тригер 1 переходить в стан 0. У момент зміни рівня на його вихо¬де з Q1 = l на рівень Q1 = 0 тригер 2 переходить в со¬стояніе 1 і на його виході встановлюється рівень Q2 = 1. Стан тригера 3 залишається незмінним. Тріг¬гер 3 перейде в стан 1 лише при надходженні на лічильний вхід тригера 1 четвертого за рахунком сигналу. При цьому тригер 1 перейде зі стану 1 в состоя¬ніе 0. Перехід від стану 1 до стану 0 викличе зміна рівнів від 1 до 0 на рахунковому вході 2. У ре¬зультате тригер 2 також перейде зі стану 1 в со¬стояніе 0. такий перехід спричинить за собою зміну рівня від 1 до 0 на рахунковому вході 3. в результаті на виході Q3 тригера 3 встановиться рівень 1. При цьому на виходах Q1 і Q2 тригерів 1 і 2 будуть рівні 0. Следо¬вательно, в лічильнику буде зафіксовано число 4 в дво¬ічном поданні. Це відповідає фіксації мо¬мента надходження четвертого сигналу.

До моменту приходу восьмого за рахунком сигналу на ви¬ходах тригерів Q1, Q2, Q3 буде встановлений рівень 1. Надходження восьмого сигналу на рахунковий вхід трігге¬ра 1 викличе зміна його стану з 1 на 0. У свою чергу, зміна стану тригера 1 викличе ізме¬неніе стану тригера 2, а зміна стану тріг¬гера 2 призведе до зміни стану тригера 3. в результаті все тригери лічильника перейдуть в состоя¬ніе 0. Лічильник буде подготовлен.к рахунку нової послідовності з восьми сигналів.

Роботу лічильника можна також представити як процес підсумовування попереднього значення лічильника з одиницею. Таке підсумовування ви¬полняется за звичайними правилами виконання операції додавання чисел в двійковій системі. При цьому можна відзначити такі особливості:

1) Якщо в молодшому розряді попереднього значення лічильника є 0, то підсумовування змінює, лише цифру молодшого розряду на 1;

2) Якщо в т молодших розрядах міститься 1, а в (m + 1) -м розряді - 0, то цифри т молодших розрядів змінюються на значення 0, а в (m + 1) -м розряді - на значення 1.

В віднімається лічильниках з приходом чергового рахункового сигналу попередній результат зменшується на едіні¬цу. В віднімається довічним n-розрядному лічильнику реа¬лізуется лічильна послідовність чисел, починаючи з 2п - 1 і закінчуючи 0. Чергове число в цій последова¬тельності виходить вирахуванням одиниці з предиду¬щего числа. Після отримання значення 0 последователь¬ность повторюється. Порядок зміни станів вичітаю¬щего лічильника може бути описаний табл. 2. З таблиці випливає ще одна відмінність віднімає счет¬чіка від підсумовує: тригер кожного наступного розряду переходить в інший стан при сигналі зай¬ма, зворотному сигналу перенесення в суммирующем лічильнику.

Поэтому вычитающий счетчик в отличие от суммирующего строится так, что со входом каждого последу­ющего триггера соединяется инверсный выход предыдущего триггера. Схема вычитающего счетчика с последовательной передачей переносов приведена

Функціонування i-гo розряду віднімає счетчі¬ка можна описати логічними виразами перенесення Пi + 1 і різниці ci з табл. 3. Таблиця виходить на підставі аналізу особливостей віднімання одиниці з двійкового числа.

У реверсивному лічильнику об'єднуються схеми суммі¬рующего і віднімає лічильників. Крім того, сущест¬вует можливість керування напрямком лічильника, для чого передбачається додаткове КЦУ.

У реверсивному лічильнику на Т-тригерах (рис. 3а) рахункові сигнали надходять на вхід Т-тригера через логічні елементи в разі, якщо вони відкриті еді¬нічнимі сигналами з виходів попередніх розрядів. Для рахункових сигналів передбачені два входи.

Якщо лічильник працює як суммирующий, сигнали рахунку сле¬дует подавати на вхід +1. Для віднімає лічильника сигнали рахунку подаються на вхід -1. На виході лічильника, позначеному> 15, сигнал з'являється при переході лічильника в стан з номером 15, в якому всі трігге¬ри встановлені в стан 1. На цьому виході формі¬руется сигнал перенесення в наступний лічильник.

На вихо¬де <0 сигнал з'являється при заповненні лічильника ну¬лямі. Це сигнал позики в наступний лічильник в схемі віднімає лічильника. Умовне позначення реверсів¬ного лічильника з двома входами наведено на рис. 3б. Якщо потрібно побудувати реверсивний лічильник з одним джерелом сигналів для рахунку, то необхідно преду¬смотреть спеціальне ПЦУ для перемикання на суммі¬рующій + 1 або віднімає -1 входи.

Використовуючи інтегральні схеми 4-розрядних счетчі¬ков з виходами позики і перенесення, можна будувати ревер¬сівние лічильники більшої розрядності. На рис. 4

прі¬веден приклад побудови 8-розрядної реверсивного лічильника з двох 4-розрядних.

Тут допускається уста¬новка заданого початкового стану лічильника з помо¬щью введення в лічильник потрібної кодової комбінації a0a1 ... a7 при наявності дозволу на вході записи Сзап.

Використовуючи можливість посилки сигналів на вхід «Вуст. 1 »або« Вуст. О »в тригерах лічильника можна уста¬новіть стану 0 або 1. При необхідності можна іс¬пользовать виходи> 15 першого або другого 4-разряд¬них лічильників. Частота повторення сигналів на цих виходах в 16 або 256 разів менше в порівнянні з сіг¬наламі, які надходять на вхід З.

Дешифратор (декодер) - це комбінаційний устрой¬ство з декількома входами і виходами, у якого певним комбіна¬ціям вхідних

сигналів відповідає активний стан одною з виходів. Дешифратори перетворять двійковий і двійково-десятковий коди в унітар¬ний код, т. Е. Код двійкового n-розрядного числа, представленого 2п разря¬дамі, тільки один з розрядів якого дорівнює 1.

Дешифратори можуть бути повними і неповними. У повного дешіфра¬тора п входів відповідає 2n виходів. У неповного дешифратора число ви¬ходов т <2n.

Дешифратор представля¬ет собою сукупність схем І, формують керуючий сіг¬нал на одному з виходів, в той час як на інших виходах сіг¬нали відсутні. У табл. 1 відображені можливі стану де¬шіфратора на три входи (п = 3) і вісім виходів.

Виходи дешифратора мають нумерацію, збігається з деся¬тічним поданням двійкового числа від 0 до п-1. Якщо, на¬прімер, слово на вході має код 101 (табл. 1), то одиничний сигнал буде тільки на п'ятому виході дешифратора, т. Е. У5 = 1. Дійсно, якщо на елемент И5 надходить код, то на всіх виходах дешифратора , крім У5, будуть ло¬гіческіе 0.

Число елементів одноступінчастого дешифратора визначається числом виходів.

За способом організації дешифрування слова дешифратори поділяють на одноступінчасті (лінійні) і багатоступінчасті (прямоуголь¬ние, пірамідальні).

За типом використовуваних елементів розрізняють дешіфрато¬ри діодні, транзисторні та магніт¬ние. На цих елементах складаються схеми І, які і використовуються в дешифратор. В даний час схе¬ми дешифраторів випускаються в інтег¬ральном виконанні.

Для схемної реалізації кожного виходу дешифратора доста¬точно мати один логічний елемент І з числом входів, що дорівнює кількості входів дешифратора.

Прямі та інверсні значення змінних зазвичай надходять на входи дешифратора з прямих і інверсних виходів тригерів регістра, на якому записується вхідна комбінація перемен¬них. Кожен вихід дешифратора прініма¬ет значення, рівне еді¬ніце (збудження), тільки при одному оп¬ределенном наборі вход¬них змінних х1-х3. Якщо довжина дешіфрі¬руемого довічного сло¬ва більше можливого числа входів елементів І, що входять в комплекс, використовують багатоступінчате (каскадне) побудова де¬шіфратора.

Відомі три основні структури дешифраторів: матрична (ліней¬ная), каскадний і пірамідальна.

Матричні (лінійні) дешифратори складаються з 2n логічних схем збігу, кожна з яких має п входів. На входи цих логічних елементів подаються всі можливі комбінації прямих і інверсних разря¬дов дешіфріруемого числа X. Приклад матричного дешифратора 3 × 8 прі¬веден на рис. 1, а, а його умовне обозначеніе-

Схема матричного дешифратора 3×8 (а),

и его условное графическое обозначение (б).

Матричні дешифратори мають найвищу швидкодію. Час затримки появи сигналу на виході в дешифратор з n-вхідними логі¬ческімі елементами становить час затримки одного елемента (tзΣ = t3), але їх недолік - велика кількість входів логічних елементів з ростом розрядності. Цей недолік менш важливим є при використанні диодной логіки. Приклад схеми дешифратора 3 × 8, виконаного на диодной логі¬ке, наведено на рис. 2. Для того щоб такий дешифратор володів свойст¬вом наращиваемости для збільшення розрядності вхідного числа, він дол ¬ жен будуватися з однакових схем (на рис. 2 обведені пунктирною ліні¬ей). Так, матричний дешифратор 2 × 4 може бути побудований на основі двох таких схем, дешифратор 3 × 8 - на основі трьох схем, дешифратор 4 × 16 - на основі 8 схем, дешифратор 5 × 32 - на основі

20 схем і т. Д.

При каскадному побудові дешифраторів вхідне число розбивається на кілька подчісел, кількість яких може перебувати в діапазоні від 2

до. При непарному значенні п кількість подчісел округляється в сторо¬ну найближчого більшого цілого числа. Для кожного подчісла форміру¬ются все його минтермов шляхом побудови окремих матричних дешифраторів. Все дешифратори подчісел складають перший каскад дешифратора. В кожному наступному каскаді утворюють кон'юнкції минтермов з преди¬дущего каскаду. Залежно від n і числа входів логічних елементів каскадний дешифратор можна виконувати в різних варіантах, отлі¬чающіхся числом каскадів, числом матричних дешифраторів і т. П.

Пірамідальний дешифратор відрізняється від каскадного тим, що в його каскадах кожна конституента одиниці формується як кон'¬юнкція однією з констітуєнт попереднього кас¬када і одного з розрядів вхідного числа, ще не використовувався для формування кон¬стітуент. Принцип побудови пірамідального дешифратора ілюструється рис. 4. Колі¬чество каскадів пірамідального дешифратора одно п - 1, а сумарний час затримки сигналу tзΣ = t3

Принцип построения пирамидального дешифратора.

Шифратором називається комбінаційний пристрій, що перетворює унітарний код, що подається на вхідні шини, в соответству¬ющій код на вихідних шинах. Таким чином, шифратори виконують функ¬цію, зворотний функції, виконуваної дешифратором. Якщо з вихідних шин шифратора знімається n-розрядний код, то максимальне число вход¬них шин визначається числом можливих кодових комбінацій і випадках становить 2n.

Розглянемо як приклад синтез шифратора з п'ятьма входами, що перетворює унітарний код в бінарний. Фрагмент таблиці істинності цього шифратора наведено у вигляді табл. 1. На інших наборах вхідних змінних вихідні функції мають байдужі значення. Рівняння, що описують функції F1, F2 і F3, найбільш зручно представити в следу¬ющем вигляді:

F1 = x5 + x3 + x1; F2 = x4 + x3; F3 = x2 + x1. (3)

Найбільш просто шифратори реалізуються на диодной логіці. Так, для наведеного прикладу діодний шифратор повинен мати п'ять вхідних і три вихідних шини, причому кожна вхідна шина з'єднується через діоди з вихідними відповідно до рівняннями (3) (див.рис. 9) або непосред¬ственно по таблиці істинності (табл. 1 ).

Якщо шифратори, що розробляються на окремих логічних елементах, перетворять унітарний вхідний код практично в будь-який вихідний парал¬лельний код відповідної розрядності, то шифратори, виконані у вигляді мікросхем, як правило, перетворюють сигнал, поданий тільки на один вхід (наприклад, 9), в вихідний паралельний двійковий код (в даному випадку +1001).

У мікросхемах шифраторів для того, щоб він відгукувався на сигнал тільки одного входу, його схему роблять пріоритетною. Тоді вихідний код повинен відповідати номеру «старшого» входу, який отримав сигнал. Пред¬положім, що активні рівні надійшли на входи з номерами 3, 4 і 9. Стар¬шій за номером вхід тут 9, він має пріоритет, тому вихідний код шифратора 1 001.

Типовим прикладом яв¬ляется шифратор клавіатури для введення в цифрове ус¬тройство шістнадцятирічного коду (рис. 4).

При ненажатом клавішах на всіх входах шифратора обеспе¬чівается «0», а натиснута кнопка подає на соответству¬ющій вхід шифратора «1». Шифратор виробляє також осведомітельний сигнал Z при натисканні будь-якої з клавіш.

Схема шифратора клавиатуры.

Уравнения, описывающие структуру шифратора, имеют следующий вид:

Мультиплексори забезпечують ком¬мутацію на виході одного з декількох інформаціон¬них вхідних сигналів відповідно до заданого кодом на керуючих входах. Іншими словами мультиплексором називається комбінаційний пристрій, призначене для комутації в бажаному порядку сигналів з декількох вхідних шин на одну вихідну. За допомогою мультиплексора осу¬ществляется тимчасове поділ інформації, що надходить з різних ка¬налам. Його можна уподібнити безконтактного багатопозиційними пере¬ключателю.

Входи мультиплексора поділяються на інформаційні, адресні та разреша¬ющіе (стробирующие). На інформаційні входи подається інформація, що передається на вихід мультиплексора. Адресні входи допомагають вибрати потрібний інформаційний вхід, а на дозволяючий вхід подається стробірующій сигнал, що дозволяє підключення обраного входу на один загальний (рідше два взаімоінверсних) вихід. Дозволяє вхід, як правило, один, а число інформаційних і адресних входів взаємопов'язане. Якщо число адресних входів n, то з їх допомогою можна комутувати 2n каналів, тобто число інформаційних входів 2n.

Наявність дозволяючого входу дозволяє синхронізувати роботу мультиплексора з роботою інших вузлів, а також нарощувати його разряд¬ность.

Умовне графічне обозна¬ченіе одного з варіантів мультиплексора представлено на рис. 1. В залежності від комбінації сигналів уп¬равленія х1, х2.х3 він забезпечує комутацію одного з восьми інформаційних вхідних сигналів D на вихід у. Сигнал синхронізації V в даному випадку має нульове активну значення, яке дозволяє передачу інформації з одного з входів на вихід.

Структурна формула, оп¬ределяющая функціонування розглянутого восьмівходовий мультиплексора, має вигляд

Условное графическое обозна­чение мультиплексора

Мультиплексор можна реалізувати за допомогою ЛЕ за¬данного базису. У його структуру можна ввести і більш складні цифрові пристрої. Зіставляючи формули можна помітити, що для кожного входу D комбінації сигналів управління x1, x2, x3 в мультіплексо¬ре такі ж, як і в дешифраторі. Отже, складовою частиною мультиплексора є дешифратор. Структурна схема одного з можливих варіантів мультиплексора з чотирма інформаційними входами D наведена на рис

Структурная схема мультиплексора с

четырьмя информационными входами.

Демультиплексори представляють собою цифрові пристрої для комутації інформаційного вхідного сигналу в одному з декількох виходів відповідно до заданого кодом на керуючих входах. Іншими сло¬вамі, демультіплексори вирішують завдання, зворотні муль¬тіплексірованію.

 Умовне графічне позначення демультиплексора з чотирма інформаційними виходами представлено на рис. 3.12.

У Демультиплексор сигнали з одного інформаціон¬ного входу розподіляються в необхідній послідовності по несколь¬кім виходів відповідними кодами на адресних входах. При п адресних входах демультиплексор може мати до 2n виходів.

Условное графическое обозначение демультиплексора.

Якщо перший розряд Dp1 подати на вхід V1, а другий розряд Dр2-на вхід V3, то в залежності від комбінації значенні x1x2 можна обес¬печіть комутацію цього 2-розрядного коду DplDp2 на будь-який з чотирьох виходів у. На інші входи сінхро¬нізаціі V2 і V4 можна подати постійні, значення (V2 = 1, V4 = 0) або використовувати їх для організації синхронної передачі інформації на виходи

Пример реализации 2-разрядного демультиплексора с нулевыми

активными сигналами на основе сдвоенного дешифратора К155ИД4

Суматор - електронний вузол, що виконує операцію підсумовування цифрових кодів двох чисел. При складанні двох чисел, представлених у вигляді двійкових кодів, відбувається складання цих чисел в даному i-му розряді і додаток одиниці передачі (якщо він виникає) з молодшого (i-1) -го розряду.

За прийнятою системі числення і коді¬рованія розрізняють суматори виконавчі, трійчастий, десятіч¬ние, двійковій-десяткові і ін.

За способом організації підсумовування суматори можуть бути комбінаційні і накопичують.

 Сумма¬тор для складання багаторозрядних чисел являє собою набір однорозрядних суматорів, що мають входи для доданків і пере¬носа з молодшого розряду і виходи суми і перенесення в старший раз¬ряд.

За способом обробки багаторозрядних чисел розрізняють суматори послідовні, паралельні і паралельно-послідовні.

Підсумовування двійкових чисел в обчислювальних пристроях осу¬ществляется комбінаційними суматорами. Одним з найпростіших підсумовуючих пристроїв є комбінаційний однорозрядних суммирующий елемент, таблиця істинності і схема якого показані на рис

Послідовні суматори. Це однорозрядні суматори, в яких числа надходять на сло¬женіе послідовним кодом. Вони перетворять последователь¬ние коди доданків, що подаються на вхід суматора, в последователь¬ний код суми цих доданків.

Паралельні суматори. Це суматори, в яких використовуються паралельні коди; в таких суматорах є окрема схема підсумовування для кожного розряду. На рис. 5 наведена схема паралельного n-розрядного суматора з наскрізним переносом. Ланцюг наскрізного переносу є частиною схем суматорів і являє собою ланцюг послідовно включених схем І - АБО (див. Схеми І- АБО на рис. 3). У цьому сумматоре п-розрядні числа х1y1, ..., х2y2, ..., xnyn подаються одночасно на його входи. Перенесення pi-1 кожного окремого попереднього однораз¬рядного суматора подається на вхід перенесення подальшого одноразрядного суматора.

Схема параллельного n-разрядного сумматора