1.3.3 Порт интерфейса хост-машины (adsp-2111, adsp-2171, adsp-21msp5x)
Порт интерфейса хост-машины (ХИП) - это параллельный порт ввода/ вывода, который позволяет легко соединять процессор с хост-процессором. Процессоры семейства ADSP-2100 могут подсоединяться через ХИП и отображаться в карте памяти хост-машины как периферийные устройства. ХИП функционирует параллельно и асинхронно с базовой архитектурой процессоров семейства ADSP-2100. Порт интерфейса хост-машины состоит из регистров, через которые процессор семейства ADSP-2100 и хост-машина обмениваются данными и информацией о состоянии. ХИП может быть сконфигуророван для шины данных разрядностью 8 или 16 бит; мультиплексированной шины адреса/данных или отдельных шин адреса и данных; отдельных стробирующих сигналов записи и считывания или стробирующего сигнала записи/считывания и стробирующего сигнала данных.
1.3.4 Порты прямого доступа к памяти (adsp-2181)
Процессор ADSP-2181 имеет два порта прямого доступа к памяти: порт прямого доступа ко внутренней памяти (IDMA) и порт прямого побайтового доступа к памяти (BDMA). Порт прямого доступа ко внутренней памяти является эффективным средством обмена данными между главной вычислительной системой и цифровым сигнальным процессором. Этот порт используется для доступа ко внутренней памяти программы и памяти данных цифрового сигнального процессора с потерями в один цикл за переданное слово. Порт IDMA имеет мультиплексированную шину адреса и данных разрядностью 16 бит и поддерживает работу с 24-разрядной памятью программы. Запись данных в' порт IDMA осуществляется асинхронно и не влияет на быстродействие процессора.
Адрес внутренней памяти фиксируется и затем автоматически увеличивается на единицу после каждой передачи данных порта IDMA. Таким образом, внешнее устройство может получить доступ к группе ячеек памяти с последовательными адресами, задав только один начальный адрес этой группы ячеек.
Контроллер прямого доступа к памяти с байтовой организацией позволяет осуществлять загрузку и хранение данных и команд программы, используя пространство памяти с байтовой организацией. Внутренняя схема порта BDMA позволяет обращаться к пространству памяти с байтовой организацией при нормальной работе процессора с издержками в один цикл за переданное слово разрядностью 8, 16 или 24 бита.
1.3.5 Аналоговый интерфейс
Аналоговый интерфейс состоит из входных усилителей и сигма-дельта аналого-цифрового преобразователя (АЦП) разрядностью 16 бит, а также из сигма-дельта цифро-аналогового преобразователя (ЦАП) и выходных усилителей. Для управления аналоговой частью и для обмена данными между аналоговой частью и базовой архитектурой процессора используется набор отображенных в карте памяти регистров.
Особенности архитектуры процессоров семейства dsp56800
Семейство DSP56800 - это первая DSP-архитектура от Freescale, разработанная "с нуля" и обеспечивающая интеграцию мощной DSP-архитектуры с возможностями микроконтроллеров. При высокой производительности микропроцессоры этого семейства отличает низкая стоимость. Motorola занимает на рынке уникальную позицию, которая позволяет ей предоставлять как микроконтроллеры (MCUs), так и цифровые сигнальные процессоры (DSPs) путем программно-совместимого перехода и отвечать потребностям заказчиков по мере роста требований к эксплуатационным показателям. Архитектура семейства DSP56800 объединяет традиционные функции управления MCU с эффективностью DSP. Это было сделано во первых для того, чтобы позволить управляемым электроникой моторным системам выполнять усовершенствованные алгоритмы, предоставляя точность, улучшенный КПД и надежность, сейчас такой принцип нашел применение и в целом ряде других приложений.
Микропроцессоры данного семейства являются полностью 16-разрядными с длиной команд процессора в 16 бит, что обуславливает их несовместимость с другими семействами. Обобщенная структурная схема процессора семейства DSP568xx представлена на рис.1.
Рис. 1. Структурная схема микропроцессора семейства DSP568xx
DSP56824 имеет ОЗУ программ и данных 13.5Кх16 и возможность адресовать до 64Кх16 внешней памяти данных Х и 64Кх16 внешней памяти программ. В его структуре можно выделить: 16 линий GPIO, последовательные интерфейсы SPI и SSI, порт эмуляции OnCE с 8-и уровневым FIFO-буфером, интерфейс внешней памяти (порт А), таймеры прерывания реального времени. При частоте 70Гц процессор достигает производительности 35 MIPS.
16-битное ядро
Семейство DSP56800 использует 16-битное ядро, которое представляет собой программируемый КМОП 16-битный процессор цифровой обработки сигналов, содержащий 16-битное АЛУ данных, 16-битное устройство генерации адресов, декодер программ, эмулятор на кристалле, объединенные шины и набор инструкций. Программная память содержит два функциональных модуля: память для программы начальной загрузки (ROM) и память для внешнезагружаемых программ. Как мы видим ядро микропроцессора представляет собой композицию параллельно работающих функциональных устройств. Обобщенная структурная схема ядра представлена на рис. 2.
Рис. 2. Обобщенная структурная схема ядра
Особенности ядра следующие:
производительность до 25 MIPS при работе на тактовой частоте 40 МГц;
устройство умножения с накоплением (MAC) разрядностью 16x16, выполняющее все операции за один командный цикл;
два 36-битных аккумулятора, включающих биты расширения для контроля переполнения результата;
16-разрядное устройство барабанного сдвига;
набор параллельных инструкций с уникальными для DSP режимами адресации;
аппаратная поддержка циклов и репликации команд;
два входа внешних прерываний;
три 16-битных шины данных;
три 16-битных шины адреса;
16-битная шина данных периферийных блоков;
набор инструкций позволяет поддерживать как операции DSP, так и функции контроллера;
получение компактного кода программного обеспечения в результате эффективной компиляции программы, написанной на языке Си;
система мультикоманд: поддерживающая функции цифровой обработки сигналов и микроконтреллерного управления.
программный стек подпрограмм и прерываний с неограниченной вложенностью;
расширенные внутрикристальные средства эмуляции для непосредственной, независимой от скорости процессора отладки;
режимы пониженного энергопотребления WAIT и STOP.
Контроллер программ, устройство генерации адресов и АЛУ данных имеют собственные регистры и логику управления, что позволяет им работать параллельно независимо друг от друга. Для повышения производительности используется конвейерная обработка, что упрощает параллельную работу функциональных моделей и снижает время выполнения каждой инструкции в отдельности.
Подсистема обработки команд и даннях
Набор инструкций сигнальных процессоров данного семейства является самым лучшим среди других дешевых архитектур DSP и разработан для программирования задач контроллерного типа. Инструкции общего назначения в стиле микроконтроллера реализуют мощные режимы адресации и возможность манипуляции битами.
АЛУ данных выполняет все арифметические и логические операции с данными. Имеется возможность выполнения в одном цикле таких операций, как: умножение, умножение с накоплением, сложение, вычитание, сдвиги и логические операции.
Устройство генерации адреса (рис. 4) представляет собой модуль предназначенный для вычисления адреса и состоит из блока арифметики для комплексного вычисления адреса и блока инкрементирования/декрементрирования для простых вычислений. Вычисление адреса осуществляется модульным методом с автоматическим округлением при необходимости.
Рис. 3. АЛУ даннях
Рис. 4. Структурная схема блока генерации адресов
Программный контроллер предназначен для выполнения предвыборки и декодирования инструкций, управления аппаратными циклами и обработки прерываний. Структурная схема программного контроллера представлена на рис. 5.
Рис. 5. Структурная схема программного контролера
Подсистема ввода/вывода
Интеллектуальная подсистема ввода/вывода, основу которой составляют порты ввода/вывода общего назначения (GPIO) имеет возможность гибкой переконфигурации. Имеющийся интерфейс может быть настроен, как непосредственно для ввода/вывода, так и для мультиплексирования между периферийными блоками микропроцессора и GPIO, а также в качестве выводов подсистемы прерываний, все это обуславливает компактность и гибкость конструктивно-функциональной реализации.