Avdeev

140

На рис.6.13 представлена структурная схема асинхронного передатчика,вкоторойсцельюеёупрощенияотсутствуетсхемаконтроляивозможность программирования числа передаваемых бит данных и множителя скорости (Мн=16). Поэтому на выходе ТхD асинхронного передатчика формируется последовательная кодовая посылка, содержащая 11 бит (стартовый бит, 8 информационных и 2 стоповых бита).

30

CTS ЗпРДВыв (Готовность для передачи)

Рис. 6.13. Структурная схема асинхронного передатчика

При включении питания по сигналу Сброс устанавливается бит ФГ РСВыв, указывающий процессору, что РДВыв пуст. Процессор определяет это состояние РДВыв через прерывание (РП=ФГ=1) или путем опроса ФГ (РП=0) регистра состояния. Затем процессор выполняет вывод байта данных, который записывается в РДВыв сигналом Зп РДВыв (схема сопряжения передатчика с системной шиной будет рассмотрена ниже). Кроме того, сигнал Зп РДВыв осуществляет сброс бита ФГ

141

РСВыв и пуск блока управления (БУ) при наличии сигнала CTS (Готов-

ность для передачи), приходящего из внешнего устройства, которому передается последовательная кодовая посылка.

БУ, синхронизированный тактовыми сигналами (ТС), вырабатывает два управляющих сигнала: УС1 и УС2. Первым сигналом УС1 осуществляется сброс триггера стартового бита (ТСБ), предварительно установленного в единичное состояние сигналом Сброс, и передача содержимого РДВыв в СР. Вторым сигналом УС2 выполняютсяследующиедействия:разрешаетсяработасчетчиковСч1 и Сч2 иустанавливается бит ФГ РСВыв. Для построения БУ используется два триггера.

Счетчик (4-разрядный Сч1) начинает подсчитывать сигналы ТС. После приема восьми сигналов ТС (середина бита кодовой посылки) на четвертом выходе Сч1(соответствующего весу 8) формируется импульс сдвига (ИС), поступающий на СР и ТСБ и выполняющий сдвиг на один разряд девяти битов последовательной кодовой посылки, причем первым через формирователь (Ф) на линию TxD поступает стартовый бит. Таким образом, 4-разрядный счетчик Сч1 определяет Мн=16, т.е. длительность каждого бита кодовой посылки соответствует шестнадцати сигналам ТС.

Счетчик Сч2 подсчитывает сигналы ТС. Как только содержимое Сч2 станет равным коду 11 (1011), дешифратор (Дш11) этого кода формирует сигнал Сбр, указывающий на завершение передачи 11-разрядной кодовой посылки. Последние 2 стоповых бита образуются за счет подключения последовательного входа СР к напряжению, соответствующему логической единице (“1”). Сигнал дешифратора Дш11 выполняет сброс БУ, который, в свою очередь, запрещает работу счетчиков Сч1 и Сч2. На этом завершается цикл передачи байта данных на линию TxD.

6.5 Асинхронный приемник

Асинхронный приемник выполняет прием последовательной кодовой посылки, имеющей стартстопный формат, и преобразование последовательного 8-раз- рядного кода в параллельный. Запуск асинхронного приемника осуществляется стартовым битом. Процессор определяет, что регистр данных ввода (РДВв) полон через прерывание или опрос бита ФГ регистра состояния.

Структурная схема асинхронного приемника изображена на рис. 6.14. Принцип

142

работы асинхронного приемника заключается в следующем.

Рис. 6.14. Структурная схема асинхронного приемника

Поступающий с линии данных RxD стартовый бит низкого уровня разрешает работу счетчика Сч1 ( подсчет сигналов ТС),имеющего два сбросовых входа, включенных по схеме &. Сброс счетчиков Сч1 и Сч2 выполняется, если на обоих входах присутствуют сигналы высокого уровня. Таким образом, на первый вход R счетчика Сч1 подан сигнал низкого уровня стартового бита, а на втором входе R сохраняется сигнал высокого уровня с дискриминатора длительности стартового бита (ДДСБ), реализованного на базе триггера. Предварительно (перед началом работы устройства) ДДСБ был установлен в единичное состояние сигналом Сброс.

ЕслиналинииRxDвместостартовогобитаприсутствуеткратковременнаяпомеха низкого уровня, то счетчик Сч1 не успеет подсчитать восемь сигналов ТС (половинаинтервалабита)и наего выходе8(8-весразряда)непоявитсяимпульссдвига

143

(ИС). В случае поступления стартового бита счетчик Сч1 формирует первый импульс ИС, который записывает стартовый бит в сдвиговый регистр (СР) и

сбрасывает триггер ДДСБ. Теперь на выходе ДДСБ вырабатывается управляющий сигнал (УС) низкого уровня, поступающий на второй сбросовый вход счетчика Сч1 и разрешающий дальнейший прием последовательной кодовой посылки в СР. Ввод кодовой посылки осуществляется через усилитель-приемник (ПР). Кроме того, выходной сигнал триггера ДДСБ разрешает работу счетчика Сч2, подсчитывающего импульсы ИС. Как только содержимое счетчика Сч2 станет равным 9 (1001), на выходе дешифратора Дш9 вырабатывается сигнал, указывающий на завершение приема последовательной кодовой посылки и устанавливающий триггер ДДСБ в единичное состояние. Высокий уровень выходного сигнала триггера ДДСБ переписывает содержимое регистра СР в регистр РДВв и устанавливает бит ФГ регистра РС. Через прерывание (РП=ФГ=1) или опрос ФГ=1 (РП=0) процессор считывает содержимое регистра РДВв. Чтение регистра РДВв выполняется сигналом Чт РДВ, который, кроме того, осуществляет сброс бита ФГ регистра РСВв. После ввода следующей последовательной кодовой посылки вновь устанавливается бит ФГ, указывающий на то, что РДВв полон. После чтения содержимого РДВв происходит сброс бита ФГ и т.д.

Формирование сигналов ТС для асинхронных передатчика и приемника выполняется с помощью схемы, содержащей генератор сигналов (ГС), счетчик (Сч) и наборноеполе.ВыходыСч,осуществляющегоделениечастоты,подключеныковходам наборного поля. Установив перемычку в наборном поле, можно задать определенную частоту сигналов ТС (скорость передачи битов).

6.6 Подключение портов к шине ISA

На рис. 6.15 показана структурная схема сопряжения портов асинхронных передатчика и приемника с шиной ISA. В следующей табл. 6.3 перечислены порты и

144

указаны их адреса, взятые из карты распределения адресного пространства ввода-вывода для второй асинхронной передачи.

Для выбора устройства используются старшие разряды адреса А2-А9, являющиеся общими для всех портов (01111101), а для выбора порта внутри устройства – младшие разряды адреса А0, А1.

Регистру РДВыв(РДВв)соответствуют разрядыА0=А1=1,регистру РСВыв

–разряды А0=1 и А1=0, а регистру РС Вв – разряды А0=0 и А1=1.

Врежиме вывод процессор устанавливает адрес на шину адреса А0-А9 и данные на шину данных D0-D7. Старшие разряды адреса А2-А9 и сигнал разрешения адреса(AEN)декодируютсядешифраторомадреса(ДшА),формирующимнавыходе сигнал выбора устройства (SEL). Низкий уровень сигнала AEN указывает на обычный ввод-вывод, а высокий уровень – на режим прямого доступа к памяти. Байт данных с системной шины D0-D7 поступает на внутреннюю шину данных BD0-BD7, так как на входе DN приемопередатчика (ПП) установлен низкий уровень (сигнал IOR=0). В качестве ПП в схеме применяется микросхема 580ВА86, в которой осу-

ществляется передача с шины BD0-BD7 на шину D0-D7 (A B), если сигнал на входе DN=1. Через 92 нс, после того как гарантированно установлен адрес, процессор выдает управляющий сигнал IOW , поступающий на вход дешифратора управляющих сигналов (ДшУС). Дешифратор ДшУС с учетом разрядов адреса А0, А1 и сигнала SEL формирует на соответствующем выходе сигнал записи в порт, например, ЗпРДВыв. Таким образом, сигнал ЗпРДВыв=SEL* OW.

Запись данных в порты происходит по спаду (снятию) сигнала IOW. Данные сохраняются в течение 185 нс после окончания сигнала IOW.

Системная шина ISA относится к синхронным интерфейсам, поэтому сигнал квитирования, указывающий на завершение операции ввода-вывода данных, отсутствует.

Аналогичным образом выполняется операция чтения данных. Процессор устанавливает адрес на шину А0-А9. Устройство обнаруживает свой адрес, формируя на выходе ДшА сигнал SEL. Затем через 92 нс процессор выдает управляющий

147

сигнал чтения (IOR ). Дешифратор ДшУС по фронту сигнала IOR форми-

рует на одном из выходов сигнал чтения порта, например, сигнал Чт РД Вв, по которому выполняется передача содержимого регистра РДВв на системную шинуD0-D7 через ПП, открытый для передачи данных в направлении от А к В (сигнал на входе

DN=1).

В схеме содержится узел прерывания (УП), который формирует сигнал прерывания IRQ3, соответствующий второму асинхронному порту, при наличии пары сигналов ФГ Выв и РП Выв или ФГ Вв и РП Вв.

Установка бита РП выполняется путем использования бита данных BD0 и адреса регистра состояния, т. е. этот бит является портом с передачей бита данных.

6.7. Морфологический граф заданий

На рис.6.16 представлен морфологический граф вариантов построения схемы сопряжения с системной шиной портов асинхронных передатчика и приемника. Например, первый уровень (системная шина) состоит из двух вершин. Вершина 11 соответствует шине ISA , а вершина 12 –шине Multibus. Второй уровень определяет тип микросхем, используемых для реализации дешифратора адреса. Так, дешифратор адреса можно построить на двух микросхемах 555СП1 (555ИД7) или на одной микросхеме 555ИД7 и логических элементах и т. д.

Третий уровень задает тип микросхем, применяемых для построения дешифратора управляющих сигналов.

Последние 4 уровня (4-7) соответствуют присвоенным адресам портов. Морфологический граф определяет 24n вариантов построения принципиальной схемы сопряжения. На рис.6.17 показан морфологический граф, задающий варианты проектирования схемы асинхронного передатчика (приемника).

Первый уровень (уровень множителя скорости) устанавливает множитель скорости (1, 16, 64), а второй уровень – число информационных бит в кодовой по-

сылке (5-8).

Третий уровень соответствует типу контроля, применяемого в схеме асинхронного передатчика (приемника). Вершина 31 определяет контроль ошибки перепол-

148

нения, вершина 32 – контроль ошибки кадра, вершина 33 – контроль ошибки паритета (чет или нечет) и вершина 34 – отсутствие контроля какой-либо ошибки.

Четвертый уровень задает число стоповых битов в последовательной кодовой посылке (1, 1.5, 2).

Рис.6.16. Морфологический граф вариантов построения схемы сопряжения

149

Рис.6.17. Морфологический граф проектирования схемы асинхронного передатчика (приемника)

Представленный (см. рис. 6.17) морфологический граф устанавливает 144 варианта построения схемы асинхронного передатчика (приемника). Каждый вариант определяется маршрутом морфологического графа, проходящим через вершину каждого уровня. Например, маршрут (12, 24, 34, 43) соответствует структурным схемам асинхронного передатчика и приемника, изображенным на см. рис.6.13 и 6.14.

Изготовляемые фирмами приемопередатчики являются универсальными (УАПП), т.е. содержат программируемую логику.

В УАПП программируется множитель скорости, число информационных и стоповых бит, наличие бита паритета.