5.6 Разработка компонента “dff”
5.6.1 Условное графическое изображение компонента “Count” представлено на рисунке 5.7. Компонент реализован с помощью VHDL-описания.
Рисунок 5.7 – Условное графическое изображение компонента “DFF”
5.6.1 VHDL - описание компонента “DFF” представлен в приложение В.
5.7 Разработка компонента “dff_Block”
5.7.1 Условное графическое изображение компонента “DFF_Block” представлено на рисунке 5.8. Компонент реализован с помощью VHDL-описания.
Рисунок 5.8 – Условное графическое изображение компонента “DFF_Block”
5.7.2 Для моделирования работы компонента была разработана тестовая программа. Результаты моделирования в пакете ModelSim представлены на рисунке 5.9
Рисунок 5.9 – Результаты моделирования компонента “DFF_Block”
5.7.3 На основе компонента был произведен синтез логической схемы с помощью пакета LeonardoSpectrum. Синтезированная схема изображена на рисунке 5.10
Рисунок 5.10 Синтезированная схема компонента “CHET_Err”
5.8 Разработка компонента “Or”
5.8.1 Условное графическое изображение компонента “Or” представлено на рисунке 5.11. Компонент реализован с помощью VHDL-описания.
Рисунок 5.11. – Условное графическое изображение компонента “Or”
5.8.2 VHDL - описание компонента “DFF” представлен в приложение Г.
5.8.3 Для моделирования работы компонента была разработана тестовая программа. Результаты моделирования в пакете ModelSim представлены на рисунке 5.12.
Рисунок 5.12 – Результаты моделирования компонента “Or”
5.8.4 На основе компонента был произведен синтез логической схемы с помощью пакета LeonardoSpectrum. Синтезированная схема изображена на рисунке 5.13
Рисунок 5.13 – Синтезированная схема компонента “Or”
5.9 Разработка компонента “chet_Err”
5.9.1 Условное графическое изображение компонента “CHET_Err” представлено на рисунке 5.14. Компонент реализован с помощью блок схемы Block Diagram
Рисунок 5.14 – Условное графическое изображение компонента “CHET_Err”
5.9.2 Блок схема компонента “CHET_Err” представлена на рисунке 5.15
Рисунок 5.15 – Блок схема компонента “CHET_Err”
5.9.3 На основе компонента был произведен синтез логической схемы с помощью пакета LeonardoSpectrum. Синтезированная схема изображена на рисунке 5.16
Рисунок 5.16 – Синтезированная схема компонента “CHET_Err”
5.10 Разработка компонента “Priemnik”
5.10.1 Условное графическое изображение компонента “priemnik” представлено на рисунке 5.17. Компонент реализован с помощью блок схемы Block Diagram.
Рисунок 5.17 – Условное графическое изображение компонента “priemnik”
5.10.2 Для моделирования работы компонента была разработана тестовая программа. Результаты моделирования в пакете ModelSim представлены на рисунке 5.18.
Рисунок 5.18 – Результаты моделирования компонента “priemnik”
5.10.3 На основе компонента был произведен синтез логической схемы с помощью пакета LeonardoSpectrum. Синтезированная схема изображена на рисунке 5.19
Рисунок 5.19 – Синтезированная схема компонента “priemnik”