- •Предмет "Схемотехника" эвм. Используемые системы счисления и кодирования информации, обоснование выбора.
- •Способы представления информации в цифровых устройствах. Параметры электрических сигналов. Модель логического элемента. Технические характеристики. Уго по гост и iso.
- •Функции Алгебры Логики (фал). Способы задания функций. Понятие Базиса. Сднф, скнф. Переход из одного базиса в другой.
- •Задача минимизации фал. Правило склеивания. Основные тождества алгебры логики.
- •Минимизация фал методом Квайна Мак-Класки.
- •Графические методы минимизации фал.
- •Не полностью определенные функции. Минимизация не полностью определенных функций.
- •Постановка задачи, этапы анализа и синтеза комбинационных схем на аппарате фал.
- •Комбинационные схемы. Дешифратор. Увеличение разрядности дешифратора. Реализация фал на дешифраторе.
- •Комбинационные схемы. Мультиплексор. Увеличение разрядности мультиплексора. Реализация фал на мультиплексоре. Демультиплексор.
- •Сумматоры. Одноразрядный комбинационный полусумматор. Варианты реализации и их сравнение.
- •Сумматоры. Одноразрядный полный комбинационный сумматор. Построение полного сумматора из полусумматоров.
- •Сумматоры. Одноразрядный последовательностный сумматор.
- •Сумматоры
- •Многоразрядные сумматоры. Накапливающий сумматор.
- •Многоразрядные сумматоры. Комбинационный сумматор.
- •Многоразрядные сумматоры. Организация ускоренного переноса.
- •Схемы с памятью. Понятие дискретного Времени. Тактовый генератор.
- •Элементарная запоминающая ячейка. Два варианта реализации.
- •Триггер. Обобщенная схема произвольного триггера. Формальное описание.
- •Классификация триггеров. Понятие и способы синхронизации
- •Асинхронные и синхронные триггерные схемы. Двухступенчатые триггеры типа ms.
- •Триггер с динамическим управлением записью. Временная диаграмма.
- •Rs-триггер: функции, таблица и матрица переходов.
- •T-триггер: функции, таблица и матрица переходов. Способы снятия ограничения на длительность сигнала.
- •D-триггер: функции, таблица переходов.
- •Dv-триггер: функции, таблица и матрица переходов.
- •Jk-триггер: функции, таблица и матрица переходов.
- •Построение триггера с заданной таблицей состояний на базе rs (или dv, jk).
- •Регистры. Классификация. Уго регистров.
- •Регистры хранения и регистры сдвига. Реверсивный регистр.
- •Обобщенная схема регистра сдвига. Построение заданного регистра на базе триггеров rs (или dv, jk).
- •Счетчики. Классификация счетчиков. Понятие модуля пересчета и других характеристики.
- •Суммирующие и вычитающие счетчики. Временные параметры.
- •Реверсивный счетчик. Функция параллельной загрузки. Увеличение разрядности.
- •Проектирование синхронного счетчика с заданным набором состояний на rs (или dv, jk) триггерах.
- •Асинхронные счетчики. Построение счетчика произвольной разрядности. Организация цепей переноса в счетчиках.
- •Микросхемы памяти. Организация микросхемы памяти с произвольной выборкой. Временная диаграмма цикла записи/чтения. Мультиплексирование.
- •Запоминающая ячейка статического типа, устройство и принцип работы.
- •Запоминающая ячейка динамического типа, устройство и принцип работы.
- •Реализация фал на микросхеме памяти. Программируемая логика.
- •Программируемые логические интегральные схемы. Основные принципы построения плм.
- •Обобщенная структура плис fpga. Основные элементы, их назначение и принцип работы.
- •Плис fpga. Назначение и устройство clb.
- •Реализация логических функций в плис foga, lut - назначение и устройство.
- •Блоки ввода вывода Плис-iob, Теневая память. Программируемые соединения, psm.
- •Технология проектирования цифровых устройств на плис fpga. Основные этапы. На примере Xilinx Spartan.
- •Ассоциативная память. Организация, способ выборки, отличия от адресного зу.
- •Принцип кэширования при обращении к памяти. Организация, взаимодействия между процессором и озу.
Построение триггера с заданной таблицей состояний на базе rs (или dv, jk).
|
Таблица переходов JK триггера |
|
|
|
Таблица переходов DV триггера | ||||||||||||||||||||||||||||||
|
J K Q(t+1) 0 0 Q(t) 0 1 0 1 0 1 1 1 nQ(t)
|
|
|
|
V D Q(t+1) 0 0 Q(t) 0 1 Q(t) 1 0 0 1 1 1 | ||||||||||||||||||||||||||||||
|
Матрица переходов JK |
|
|
|
Матрица переходов DV | ||||||||||||||||||||||||||||||
|
Q(t)
– Q(t+1) J K 0
– 0 0 x 0
– 1 1 x 1
– 0 x 1 1
– 1 x 0 |
|
|
|
Q(t)
– Q(t+1) V D 0
– 0 a1 na1b1 0
– 1 1 1 1
– 0 1 0 1
– 1 a2b2 a2 | ||||||||||||||||||||||||||||||
|
|
|
|
|
| ||||||||||||||||||||||||||||||
|
Таблица переходов RS |
|
|
|
Матрица переходов RS | ||||||||||||||||||||||||||||||
|
R S Q(t+1) 0 0 x 0 1 1 1 0 0 1 1 Q(t) |
|
|
|
Q(t)
– Q(t+1) R S 0
– 0 1 x 0
– 1 0 1 1
– 0 1 0 1
– 1 x 1 |
Для триггеров с двухступенчатой организацией процесс проектирования можно существенно упростить, если представить его структуру (рис. 3.22) в виде неизменной части и переменной, которая определяется заданной таблицей переходов.

Если задана таблица переходов, то задача синтеза синхронного двухступенчатого триггера заключается в составлении функций возбуждения ЗЯ первой ступени и минимизации найденных функций в заданном базисе.
Проектирование схемы синхронного двухступенчатого триггера по заданной таблице переходов:
1.Формирование функций возбуждения запоминающей ячейки (таблица истинности)
2. Минимизация функций возбуждения (с помощью диаграмм Вейча)
3. Построение схемы триггера
Регистры. Классификация. Уго регистров.
Регистр – это совокупность триггеров.
Регистр — устройство для хранения данных. Представляет собой набор триггеров, к-ый позволяет хранить и видоизменять многорязрядный бинарный код (слово).
Классификация регистров:

Регистры выполняют 2 функции:
1)Хранение данных
2)Сдвиг (видоизменение хранимого многорязрядного бинарного кода )
Сдвиг — операция при к-рой значение каждого разряда записывается в старший/младший (в зависимости от направления сдвига) разряд.
Сдвиги:
В сторону старших разрядов («сдвиг влево»).
В сторону младших («сдвиг вправо»).
Циклические — биты, выходящие за пределы разрядной сетки, записываются в последний рязряд регистра, противоположный направлению сдвига (Выход старшего/ младшего разряда — на вход младшего/старшего).
Нециклические — биты, выходящие за пределы разрядной сетки, теряются безвозвратно. Разряды, значение к-рых было сдвинуто, заполняются, например нулями.
Регистры:
Хранения — только хранит слов.
Сдвиговые — то же + сдвиг вправо/влево. Сдвиг происходит во время синхросигнала.
Реверсивные — то же + возможность указать направление сдвига.
УГО регистра хранения:

Схема регистра хранения:

УГО регистра сдвига:

- в сторону младших разрядов
<- - в сторону старших разрядов
<-> - реверсивный регистр
Схема регистра сдвига:

УГО реверсивного регистра:

DI – последовательный вход регистра сдвига со стороны младших разрядов.
+1/-1 – два синхровхода.
L – параллельная загрузка.
Пример реверсивного регистра для i-го разряда:

Схема универсального регистра:

|
a1 |
a0 |
|
|
0 |
0 |
-> |
|
0 |
1 |
<- |
|
1 |
0 |
парам. загр. |
|
1 |
1 |
R |
Разрядность регистра — количество хранимых значений, набор образующих этот регистр триггеров (>=2).
Регистры по способу приема и выдачи данных:
параллельные — прием и выдача слов производится по всем разрядам одновременно.
последовательные — слова принимаются и выдаются разряд за разрядом.
послед.-параллельные — такие регистры имеют входы/выходы одновременно последовательного и параллельного типа. Имеются такие варианты как SIPO, PISO.
