Классификация плис

Наибольший интерес представляет классификация ПЛИС по структурам, т.к. она дает наиболее полное представление о классе задач, пригодных для решения на той или иной ПЛИС.

Следует заметить, что общепринятой оценкой логической ёмкости ПЛИС является число эквивалентных вентилей, определяемое как среднее число вентилей “2И-НЕ”, необходимых для реализации эквивалентного проекта на ПЛИС и базовом матричном кристалле (БМК). Понятно, что эта оценка весьма условна, поскольку ПЛИС не содержат вентилей “2И-не” в чистом виде, однако для проведения сравнительного анализа различных архитектур она вполне пригодна.

Основным критерием такой классификации является наличие, вид и способы коммутации логических матриц. По этому признаку можно выделить следующие классы ПЛИС:

• программируемые логические матрицы (ПЛМ);

• программируемая матричная логика (ПМЛ);

• программируемая макрологика (ПМ);

• программируемые коммутируемые матричные блоки (ПКМБ);

• программируемые вентильные матрицы (ПВМ).

В конце 1970 годов на рынке появились ПЛИС

Программируемые Логические Матрицы //FPLA (Field Programmable Logic Array) и FPLS (Field Programmable Logic Sequensers)// - наиболее традиционный тип ПЛИС, имеющий программируемые матрицы "И" и "ИЛИ". Примерами таких ПЛИС могут служить отечественные схемы K556PT1,PT2,PT21.

Недостаток такой архитектуры — слабое использование ресурсов программируемой матрицы “ИЛИ”, поэтому дальнейшее развитие получили микросхемы, построенные по архитектуре программируемой матричной логики

Идя по пути совершенствования такой архитектуры, разработчики ПЛИС предложили более простую и изящную архитектуру программируемой матричной логики (PAL — Programmable Array Logic и GAL — Gate Array Logic).

Программируемая Матричная Логика (PAL - Programmable Array Logic) - это ПЛИС, имеющие программируемую матрицу "И" и фиксированную матрицу "ИЛИ". К этому классу относятся большинство современных ПЛИС. В качестве примеров можно привести отечественные ИС КМ1556ХП4, ХП6, ХП8, ХЛ8, ПЛИС фирм INTEL, ALTERA, AMD, LATTICE и др. Разновидностью класса ПМЛ являются ПЛИС, имеющие только одну (программируемую) матрицу "И", например, схема 85C508 фирмы INTEL.

Программируемая макрологика - ПЛИС, содержащие одну программируемую матри-цу "И-НЕ" или "ИЛИ-НЕ", но за счет многочисленных инверсных ОС способные формиро-вать сложные логические функции. К этому классу относятся, например, ПЛИС PLHS501 и PLHS502 фирмы SIGNETICS, имеющие матрицу "И-НЕ", а также схема XL78C800 фирмы EXEL, основанная на матрице "ИЛИ-НЕ" (рисунок 9).

Рисунок 9. Программируемая макрологика

Перечисленные выше архитектуры ПЛИС, содержащие небольшое число ячеек, к настоящему времени морально устарели и применяются для реализации относительно простых устройств, для которых не существует готовых ИС средней степени интеграции. Естественно, для реализации серьезных алгоритмов управления или ЦОС они не пригодны

В начале 1980-х годов на мировой рынок микроэлектронных изделий выходят три ведущие фирмы-производители ПЛИС. В июне 1983 года основана фирма Altera Corporation (www.altera.com), в феврале 1984 — компания Xilinx, Inc. (www.xilinx.com), в 1985 году — Actel Corporation (www.actel.com). Эти три компании занимают до 80 % всего рынка ПЛИС и являются основными разработчиками идеологии их применения. Если ранее ПЛИС являлись одним из множества продуктов, выпускаемых такими гигантами, как Intel, AMD и др., то начиная с середины 1980-х годов на рынке ПЛИС происходит специализация и законодателями мод становятся фирмы, специализирующиеся только на разработке и производстве ПЛИС

 С новыми производителями появились и новые архитектуры. ИС ПМЛ имеют архитектуру, весьма удобную для реализации цифровых автоматов. Развитие этой архитектуры — ПЛИС, содержащие несколько логических блоков (ЛБ), объединенных коммутационной матрицей

Программируемые Коммутируемые Матричные Блоки (CPLD (Complex Programmable Logic Devices) - это ПЛИС, содержащие несколько (обычно 4-8) матричных логических блоков (МЛБ), объединенных коммутационной матрицей. Каждый МЛБ представляет собой структуру типа ПМЛ, т.е. программируемую матрицу "И", фиксированную матрицу "ИЛИ" и макроячейки (рисунок 10).

Рисунок 10. Программируемые коммутируемые матричные блоки

ПЛИС типа CPLD, как правило, имеют довольно высокую степень интеграции (до 10 000 эквивалентных вентилей, до 256 макроячеек). К этому классу относятся ПЛИС семейства MAX5000 и MAX7000 фирмы Altera, схемы XC7000 и XC9500 фирмы Xilinx, а также большое число микросхем других производителей (Atmel, Vantis, Lucent и др.). Рассмотрим эту архитектуру на примере ПЛИС семейства MAX3000 фирмы Altera. Их архитектура близка к архитектуре семейства MAX7000, однако имеется ряд небольших отличий. В таблице приведены основные параметры ПЛИС MAX3000.

Таблица 2

	EPM3032A	EPM3064A	EPM3128A	EPM3256A
Логическая емкость, эквивалентных вентилей	600	1250	2500	5000
Число макроячеек	32	64	128	256
Число логических блоков	2	4	8	16
Число программируемых пользователем выводов	34	66	96	158
Задержка распространения сигнала вход-выход, tPD, нс	4.5	4.5	5	6
Время установки глобального тактового сигнала, tSU, нс	3.0	3.0	3.2	3.7
Задержка глобального тактового сигнала до выхода, tco1, нс	2.8	2.8	3.0	3.3
Максимальная глобальная тактовая частота, fCNT, МГц	192.3	192.3	181.8	156.3

     Микросхемы семейства MAX3000 выполнены по CMOS EPROM технологии, при соблюдении технологических норм 0.35 мкм, что позволило существенно удешевить их по сравнению с семейством MAX7000S. Все ПЛИС MAX3000 поддерживают технологию программирования в системе (ISP, In-System Programmability) и периферийного сканирования (boundary scan) в соответствии со стандартом IEEE Std. 1149.1 JTAG. Элементы ввода-вывода (ЭВВ) позволяют работать в системах с уровнями сигналов 5 В, 3.3 В, 2.5 В. Матрица соединений имеет непрерывную структуру, что позволяет реализовать время задержки распространения сигнала до 4,5 нс. ПЛИС MAX3000 имеют возможность аппаратной эмуляции выходов с открытым коллектором (open-drain pin) и удовлетворяют требованиям стандарта PCI. Имеется возможность индивидуального программирования цепей сброса, установки и тактирования триггеров, входящих в макроячейку. Предусмотрен режим пониженного энергопотребления. Программируемый логический расширитель позволяет реализовать на одной макроячейке функции до 32 переменных. Имеется возможность задания бита секретности (security bit) для защиты от несанкционированного тиражирования разработки.

Программируемые Вентильные Матрицы (FPGA Field Programmable Gate Array)- это ПЛИС, вообще не содержащие логических матриц и относящиеся к ПЛИС вследствие возможности программирования пользователем. Cостоят из логических блоков (ЛБ) и коммутирующих путей — программируемых матриц соединений. Логические блоки таких ПЛИС состоят из одного или нескольких относительно простых логических элементов, в основе которых лежит таблица перекодировки (ТП, Look-up table — LUT), программируемый мультиплексор, D-триггер, а также цепи управления. Таких простых элементов может быть достаточно много, например, у современных ПЛИС ёмкостью до 1 млн. вентилей число логических элементов достигает нескольких десятков тысяч. За счёт такого большого числа логических элементов они содержат значительное число триггеров, а также некоторые семейства ПЛИС имеют встроенные реконфигурируемые модули памяти (РМП, embedded array block — EAB), что делает ПЛИС данной архитектуры весьма удобным средством реализации алгоритмов цифровой обработки сигналов, основными операциями в которых являются перемножение, умножение на константу, суммирование и задержка сигнала. Вместе с тем, возможности комбинационной части таких ПЛИС ограничены, поэтому совместно с ПВМ применяют ПКМБ (CPLD) для реализации управляющих и интерфейсных схем.

К FPGA (ПВМ) классу относятся ПЛИС XC2000, XC3000, XC4000, Spartan, Virtex фирмы XILINX; ACT1, ACT2 фирмы ACTEL, а также семейства FLEX8000 фирмы ALTERA, некоторые ПЛИС Atmel и Vantis.

Рисунок 11. Программируемые вентильные матрицы

Литература

1. Gubanov D., Steshenko V. Methodology Of Digital Filters Design For Programmable Logic Devices Implementation // Proceedings DSPA'98, 30.06-3.07.1998, Moscow, ICSTI, Vol. 4-Е.

2. Вицын Н. Современные тенденции развития систем автоматизированного проекти-рования в области электроники // Chip News, № 1, 1997. С. 12-15.

3. Стешенко В. ПЛИС фирмы ALTERA: проектирование устройств обработки сигна-лов М.: "Додека", 2000.

4. Шипулин С.Н., Храпов В.Ю. Особенности проектирования цифровых схем на ПЛИС // Chip News. - 1996. - № 5. - С. 40-43.

5. Шипулин С.Н., Храпов В.Ю. Основные тенденции развития ПЛИС // Электронные компоненты. - 1996. - № 3-4. - С. 26.

6. Информация сайта фирмы Xilinx - http://www.xilinx.com/.