Преимущества

• Упрощён вывод чисел на индикацию — вместо последовательного деления на 10 требуется просто вывести на индикацию каждый полубайт. Аналогично, проще ввод данных с цифровой клавиатуры.

• Для дробных чисел (как с фиксированной, так и с плавающей запятой) при переводе в человекочитаемый десятичный формат и наоборот не теряется точность.

• Упрощены умножение и деление на 10, а также округление.

По этим причинам двоично-десятичный формат применяется в калькуляторах — калькулятор в простейших арифметических операциях должен выводить в точности такой же результат, какой подсчитает человек на бумаге.

Недостатки

• Требует больше памяти.

• Усложнены арифметические операции. Так как в 8421-BCD используются только 10 возможных комбинаций 4-х битового поля вместо 16, существуют запрещённые комбинации битов: 1010(10₁₀), 1011(11₁₀), 1100(12₁₀), 1101(13₁₀), 1110(14₁₀) и 1111(15₁₀).

Двоичные счетчики

Схему двоичного счетчика можно получить с помощью формального синтеза, однако более наглядным путем представляется эвристический. Таблица истинности двоичного счетчика — последовательность двоичных чисел от нуля до  , где n - разрядность счётчика. Наблюдение за разрядами чисел, составляющих таблицу, приводит к пониманию структурной схемы двоичного счетчика. Состояния младшего разряда при его просмотре по соответствующему столбцу таблицы показывают чередование нулей и единиц вида 01010101..., что естественно, т. к. младший разряд принимает входной сигнал и переключается от каждого входного воздействия. В следующем разряде наблюдается последовательность пар нулей и единиц вида 00110011... . В третьем разряде образуется последовательность из четверок нулей и единиц 00001111... и т.д. Из этого наблюдения видно, что следующий по старшинству разряд переключается с частотой, в два раза меньшей, чем данный.

Известно, что счетный триггер делит частоту входных импульсов на два. Сопоставив этот факт с указанной выше закономерностью, видим, что счетчик может быть построен в виде цепочки последовательно включенных счетных триггеров. Заметим, кстати, что согласно ГОСТу входы элементов изображаются слева, а выходы справа. Соблюдение этого правила ведет к тому, что в числе, содержащемся в счетчике, младшие разряды расположены левее старших.

О бычно регистр хранения дополняется схемами выполняющими операцию сдвига, образуя регистр хранения и сдвига. На таких регистрах осуществляется сдвиг двоичных чисел и двоичных кодов. Сдвиг двух чисел выполняется в сторону старших и младших разрядов (соответственно сдвиг влево и сдвиг вправо). Аналогично осуществляется и сдвиг двоичных кодов: влево от разряда со старшим номером в сторону разряда с меньшим номером, вправо - наоборот. Сдвиги могут осуществляться на один или несколько разрядов одновременно. В любом из указанных случаев каждый запоминающий элемент Т_i регистра должен: передать хранимую информацию на элемент T_i+1 или T_i-1 при сдвиге на один разряд одновременно (T_i+k или T_i-k при сдвиге на k разрядов одновременно); изменить свое состояние за счет приема информации от триггера T_i+1 или T_i-1 при сдвиге на один разряд одновременно (T_i+ k или T_i-k при сдвиге на k разрядов одновременно).

Передача с триггера Т_i и изменение его состояния не могут происходить одновременно, поэтому основная трудность реализации операции сдвига заключается в разделении во времени выполнение указанных этапов в каждом разряде регистра. В потенциальной системе интегральных элементов эта трудность исключается за счет использования синхронных двухступенчатых триггеров (RS, JK- триггеры) или синхронных триггеров с динамическим управлением записью (JK, D- триггеры).

Внутренняя организация таких схем предусматривает разделение во времени этапов приема входной информации и смены выходной. В них по переднему фронту синхронизирующего сигнала происходит прием информации, а по заднему - изменение состояния. Схему регистра сдвига вправо на один разряд можно представить след. обр.:

Д анный регистр построен на синхронных двухступенчатых триггерах с парафазными цепями выдачи и приема. В каждой паре разрядов осуществляется парафазная передача с выходов i-го разряда на вход i+1 разряда регистра. Сдвиг происходит подачей одного импульса на шину сдвига "C", объединяющую синхронизирующие входы всех триггеров регистра.

Любой регистр сдвига характеризуется временем сдвига (t_сдв.) на один или несколько разрядов одновременно. Этот временной параметр равен отрезку времени от момента поступления импульса по шине "C" до момента установления сдвинутого кода в регистре. Длительность сдвига определяется динамическими параметрами используемых элементов хранения.

Регистры сдвига обеспечивающие сдвиг влево или вправо на k≥1 разрядов называются реверсивными. Регистры сдвига могут иметь не одну цепь сдвига, несколько цепей, каждая из которых обеспечивает сдвиг (например на 1, 2, 4, 8 разрядов одновременно). Принципы построения регистра и время сдвига при этом не изменяются, увеличивается лишь объем логического оборудования.

Схемы регистров хранения и сдвига строятся на RS, JK и D - триггерах. На схему регистра оказывает влияние использование того или иного элемента хранения. Так, в регистрах построенных на D - триггерах, используется не парафазная паредача, а однофазная (обеспечивающая сдвиг вправо на один разряд). Регистры хранения и сдвига широко используются для преобразования последовательного кода в параллельный и наоборот. Преобразование последовательного кода в параллельный на регистре сдвига вправо требует подачи последовательного кода на вход 1-го разряда регистра (при регистре сдвига влево - на вход n-го (последнего) разряда) и подаче сигнала по шине "C". Преобразование параллельного кода в последовательный на регистре сдвига влево потребуется синхронная подача сигнала по шине сдвига "C" и сигнала выдачи кода с 1-го или последнего разряда регистра.