Сумматор

Сумматор - это логическая схема, выполняющая арифметическое (не логическое!) сложение и вычитание чисел. Сумматор имеет самостоятельное значение и выпускается в виде отдельной микросхемы, а также является главным действующим лицом в арифметико-логическом устройстве (АЛУ).

Синтезируем схему параллельного сумматора. Функция, которую выполняет это устройство, сводится к следующему. У него два входа и два выхода. На входы поступают одноразрядные двоичные числа (биты), на первом выходе находится бит суммы, на втором - бит переноса в старший значащий разряд.

Для синтеза схемы в первую очередь построим таблицу истинности параллельного одноразрядного полусумматора. Как мы уже определили, в этой таблице два входа (слагаемые биты) и два выхода (бит переноса и бит суммы), и табл. 6.5 задает вид двух функций в зависимости от двух аргументов.

Таблица 6.5. Таблица истинности полусумматора Входы		Выходы
*1		у1 (бит переноса)	у2 (бит суммы)
0	0	0	0

0	1	0	1
1	0	0	1
1	1	1	0

Следующий шаг синтеза схемы - запись функций у₁, у₂ по таблице. Построим СДНФ для бита переноса:

У1 = ^Х1 ■ ^х 2. (6.5)

Это - известная функция логического умножения, которая реализуется при помощи логического элемента И. Теперь СКНФ для бита суммы:

У2 = ^(Х1 + ^Х2⁾ ■ ^(Х1 + ^Х2⁾. Эта функция также известна, она называется «сумма по модулю два». Преобразуем это выражение с использованием законов де Моргана. Это позволяет использовать функцию (6.5) в вычислении у₂ и упрощает логическую схему устройства:

у₂ = (х + х₂) + (х + х₂) = (х ■ х₂) + (х + х₂) = у + (х + х₂) . (6.6)

Схема, полученная в соответствии с выражениями (6.5), (6.6), представлена на рис. 6.11.

Рис. 6.11. Принципиальная схема полусумматора

Эта схема не является единственно возможной. Можно построить аналогичную схему в базисе И-НЕ или ИЛИ-НЕ. Важным этапом проектирования является нахождение минимальной формы логической функции. Микросхема с минимальным количеством элементов будет иметь лучшие показатели по потребляемой мощности, занимаемой на кристалле площади, быстродействию. В рамках данного курса вопросы минимизации логических функций не рассматриваются (см. литературу для их самостоятельного изучения⁶).

Поскольку полусумматор складывает только два однобитных числа, но не учитывает бит переноса из предыдущего разряда, для полноценного суммирования требуется еще другая схема, называемая полным сумматором. Его функция заключается в следующем: на вход поступают два одноразрядных двоичных числа и бит переноса из предыдущего разряда (см. табл. 6.6). На выходе должен появляться бит суммы и бит переноса в следующий разряд. Таким образом, полный сумматор - это комбинационная схема с 3 входами и 2 выходами. Один из способов построения полного сумматора состоит в применении двух полусумматоров и элемента ИЛИ, как показано на рис. 6.12.

Таблица 6.6. Таблица истинности полного сумматора Входы			Выходы
Х1	Х2	с (бит переноса)	Ух (бит переноса)	у2 (бит суммы)
0	0	0	0	0
0	0	1	0	1
0	1	0	0	1
0	1	1	1	0
1	0	0	0	1
1	0	1	1	0
1	1	0	1	0
1	1	1	1	1

На этом рисунке входы и выходы полного сумматора обозначены в соответствии с табл. 6.6. Промежуточные выходы первого и второго полусумматора обозначены дополнительно верхними индексами: у\ и - бит переноса и бит суммы первого полусумматора, у² и -

соответствующие выходы второго. Логика его работы заключается в следующем. Выход полусумматора 2 соответствует выходу всей схемы, полного сумматора. Логическая 1 здесь должна быть в тех случаях, когда на ее вход приходит либо логическая 1 от сумматора 1, либо логическая 1 со входа бита переноса, но не когда оба этих входа равны логической 1 или логическому 0, на выходе должен быть логический 0. Бит переноса полного сумматора формируется при помощи схемы ИЛИ из битов переноса полусумматоров 1 и 2, поскольку он должен быть равен логической 1, если хотя бы один из этих битов переноса равен 1.

Рис. 6.12. Одна из возможных схем полного одноразрядного сумматора

Сложение двух многоразрядных чисел можно выполнить с помощью цепочки сумматоров (см. рис. 6.13). На рисунке представлен 4-разрядный сумматор. Во всех разрядах, за исключением младшего, должны быть полные сумматоры, чтобы учитывать бит переноса из

предыдущего разряда. Такое устройство называется параллельным сумматором, поскольку все цифры представлены одновременно. Существуют также схемы последовательных сумматоров, в которых числа представляются последовательностью импульсов, и сложение осуществляется начиная с младшего разряда последовательно во времени.

Рис. 6.13. Схема полного 4-разрядного сумматора Схемы контроля четности

Эти схемы используются для обнаружения однократных ошибок при передаче данных по линиям связи. В передатчике к и-разрядному слову перед его посылкой в линию связи добавляется контрольный разряд с таким значением, чтобы сумма единиц в и+1-разрядном слове была четной. В приемнике производится контроль всего и+1-разрядного слова на четность. Если число единиц в принятом и+1-разрядном слове будет нечетно, то фиксируется ошибка при передаче данных. Передачу данных нужно повторить.

(6.7)

Для рассмотрения принципа работы этой схемы вспомним функцию двух аргументов «сумма по модулю два» или «логическая неравнозначность». Она равна логическому 0 в случае, когда два входных аргумента одинаковы и равна логической 1, когда входные аргументы разные. Ее условное обозначение у = х₁ © х₂, и в результате ее применения к произвольному числу аргументов получают так называемую функцию четности:

и-1

^0 =Е *Iр = 1-1 © 1п-2 ©... © 10,

р=0

поскольку ср₀ = 1 только при четном числе аргументов 1_р, равных 1 (четными считаются 0, 2, 4 и т. д.). Приведенная в формуле (6.7) звездочка означает не простое суммирование, а суммирование по модулю 2. Функция ср₀ называется функцией нечетности.

Конкретным примером такой схемы является 8-разрядная микросхема контроля четности типа 155ИП2. Ее условное графическое обозначение приведено на рис. 6.7.

Микросхема имеет 8 информационных входов 1₀ -1₇ , два управляющих входа: ЕЕ (Буеп ЕпаЫе, в переводе разрешение четности) и ОЕ (Оёё ЕпаЫе, разрешение нечетности), а также два выхода: РЕ (Рагйу еуеп, четный паритет), РО (Рагйу Оёё, нечетный паритет). Функции выхода можно записать следующим образом:

7 7

*

РЕ = ЕЕ* 1р +ОЕ* 1р,

(6.8)

р=0 р=0

7 7

* Т П X ¹ *

РО = ЕЕ-2 * 1р + ОЕ-2 * 1р.

р=0 р=0

Рис. 6.14. Условное обозначение схемы контроля четности 155ИП2

Из формул (6.8) видно, что РЕ = РО = 1 при ЕЕ = ОЕ = 0 , и РЕ = РО = 0 при ЕЕ = ОЕ = 1, независимо от значений информационных сигналов 1_р. Если ЕЕ = ОЕ = 1, то РЕ = (р₀, функции четности, РО = ср₀,

функции нечетности. При ЕЕ = ОЕ = 0 эти два выхода меняются местами, РЕ становится функцией нечетности, а РО - функцией четности. При передаче данных можно использовать либо контроль четности, либо контроль нечетности.