Будова комірок пам'яті озп

Кожна комірка пам'яті - це тригер 3 вузлом керування. Кожна елемента­рна комірка пам'яті може зберігати один двійковий розряд (біт) інформації. Для вибору її в пам'яті має бути певний метод виклику (вибірки) комірок, а також метод керування записуванням і зчитуванням. Комірка (рис. 8.1.а) має три входи і один вихід. Якщо подавати відповідні вхідні сигнали, можна або зчитати дані, або записати їх у тригер.

Рисунок 8.1.а

Якщо на вході ЧТ/ЗАП з'явився рівень, логічної одиниці, то сигнал на вході даних D через схему - D1, D2 або D8, залежно від стану входу («О» чи «1»), запишеться в тригер (тригер керується рівнем логічної «1»). Елемент D5 при цьому буде закрито схемою D6 і на виході даних буде «О».

Якщо на вході ЧТ/ЗАП буде низький рівень, то елементи D2 і D3 будуть закриті, а через D5 стан прямого виходу тригера D4 буде передано на вихід.

Природно, що інформація записуватиметься або зчитуватиметься, якщо на входах X і У буде рівень логічної одиниці від схеми керування. Умовно таку базо­ву комірку можна позначити так, як показано на рисунку 8.1 ,б).

Рисунок 8.1.б

Входи X і У по суті є адресними, бо рівень логічної одиниці на цих входах виби­рають потрібний елемент па­м'яті.

Комірка динамічної МОП-пам'яті будується не у вигляді тригера. Показаний на схемі конденсатор є вхідною ємністю МОН-транзистора. Ця невелика ємність грає роль комірки динамічної пам'яті.

Рисунок 8.2

Елемент динамічної пам'яті на МОН-транзисторах показано на рис. 8.2. (При заряді цього конденсатора в комірці зберігається І, за відсутності за­ряду - 0). Зберігання одиниці двійкової інформації здійснюється шляхом утримання заряду ємності, відповідного логічній І, протягом декількох мі-лісекунд. Після закінчення цього часу необхідно виконати перезапис даних в комірку. Повторний запис даних в елемент динамічної пам'яті називається регенерацією даних.

Архітектура імс озп

Окремі елементи пам'яті об'єднуються в матричну структуру і розміщу­ються по рядках і стовпцях. Зразок такої організації інтегральної мікросхе­ми (ІМС) пам'яті наведений на рисунку 8.3, схема має об'єм 4096 біт.

Рисунок 8.3

Кожна ІМС обладнана 12 адресними лініями АО-А! 1, які поступають на дешифратори адресів рядків і стовпців. Перші шість адресних ліній А0-А5 поступають на дешифратор стовпця, який перетворить шість розрядів адре­си в сигнал, що вказує на один з 64 стовпців. Дешифратор рядка перетво­рить комбінацію шести розрядів адреси в сигнал, що вказує на один з 64

рядків. Вибираний елемент пам'яті знаходиться на перетині вибраного рядка і стовпця. Таких перетинів може бути 4096.

Коли комірка вибрана, можна або записувати в неї, або зчитувати з неї написану раніше інформацію.

Як нам відомо, кожна комірка 0311 містить 1 біт інформації, тобто для того, щоб при зверненні відбувався одночасний виклик цілого байту даних потрібні вісім таких ІМС, включених паралельно.

Організація матриці динамічної пам'яті

В ІМС основний відсоток об'єму пристрою займає не сам кристал з еле­ментами пам'яті, а виводи. Тому зменшення кількості виводів дозволяє зна­чно збільшити об'єм пам'яті при тих самих розмірах ІМС.

Для зменшення числа зовнішніх виводів при адресації в даному випадку використаний спеціальний схемотехнічний прийом.

Для роботи з пам'яттю 4К використовуються дешифратори адрес стовпця і рядка, кожний з яких має шість входів і 64 виходи. На вході кожного де­шифратора стоїть 6-розрядний регістр-фіксатор. Для адресації комірки в цьому пристрої необхідно затратити два часові цикли. Спочатку на шість адресних входів інтегральної схеми поступають сигнали з шести ліній мо­лодшої частини адреси пам'яті А0-А5 після чого на вхід„ Строб адреси ряд­ка" подається сигнал, по якому ці шість розрядів адреси записуються в регістр-фіксатор дешифратора рядка.

Потім на шість адресних входів інтегральної схеми поступають шість старших розрядів адреси. Цього разу сигнал подається на вхід „ Строб адре­си стовпця", внаслідок чого ці шість старших розрядів адреси заносяться у фіксатор дешифратора стовпця.

Тепер в регістрах-фіксаторах записані всі 12 біт адреси, що дає можли­вість вибрати одну з 4096 елементів пам'яті.

Рисунок 8.4

Описаний прийом називається адресацією з мультиплексуванням.