3.2. Арифметические сумматоры

Арифметические сумматоры являются составной частью так называемых арифметико-логических устройств (АЛУ), входящих в состав микропроцессоров (МП). Они могут также применяться для формирования физического адреса ячеек памяти в МП при сегментной ор­ганизации памяти и в других устройствах.

В программе EWB арифметические сумматоры представлены в библиотеке двумя базовыми устройствами, показанными на рис. 19 а, б: полусумматором и полным сумматором, соответственно.

а) б)

Рис. 19. Схемы полусумматора (а) и полного сумматора (б)

Сумматоры имеют следующие назначения выводов: А, В — входы суммируемых операндов,  — выход результата суммирования, Со - выход пе­реноса, Ci — вход переноса. Многоразрядный сумматор создается на базе одного по­лусумматора и n полных сумматоров. В качестве примера на рис. 20 приведён трехразрядный сумматор. На входы Al, A2, A3 и Bl, B2, В3 подаются первое и второе слагаемые соответственно, а с выходов S1, S2, S3 снимается резуль­тат суммирования.

Рис. 20. Трехразрядный сумматор

Для исследования внутренней структуры и логики функционирования сумма­торов может использоваться логический преобразователь. После подключения к нему полусум­матора (рис. 21, а) последовательно нажимаются кнопки:

и в результате получается таблица истинности и булево выражение. Сравнивая полу­ченные данные с результатами исследования элементов (см. 3.1, рис. 16 и 17), приходим к выводу, что при подключении вывода  полу­сумматора к зажиму OUT преобразователя (как показано на рис. 21, а) он выполняет функции элемента ИСКЛЮЧАЮЩЕЕ ИЛИ.

а) б)

Рис. 21. Схемы подключения полусумматора (а) и полного сумматора (б)

к логическому преобразователю

Подключив клемму OUT преобразовате­ля к выходу Со полусумматора (с помощью переключателя Z) и проделав аналогич­ные действия, приходим к выводу, что полусумматор будет выполнять функции элемента И. Следовательно, эквивалентная схема полусумматора имеет вид, показанный на рис. 22, а. Эквивалентная схема полного сумматора показана на рис. 22, б.

а) б)

Рис. 22. Структура полусумматора (а) и полного сумматора (б)

Для организации динамического анализа комбинационных схем целесообразно использовать генератор слов и логический анализатор.

Генератор слов подключается ко входам логической схемы и позволяет генерировать последовательности входных импульсов заданной длительности. Логический анализатор подключается не только к выходам логической схемы, но и для более детального анализа, к выходам любых логических элемен­тов схемы, что позволяет получать временные диаграммы функционирования логиче­ских схем в заданных контрольных точках схемы.

На рис. 23 (а) показан пример подключения генератора слов к входам схемы полного сумматора, а логического анализатора к входам и выходам логиче­ских элементов.

а) б)

в)

Рис. 23

Исследование комбинационных схем необходимо начинать после согла­сованной настройки генератора слов и логического анализатора по частоте. В случае настройки генератора слов и логического анализа на одну и ту же частоту, длительность вход­ных импульсов соизмерима со временем задержки логических элементов и соответст­вует одному делению на временных диаграммах логического анализатора.

При этом длительность входных сигналов может моделироваться путем по­вторения импульсов на каждом шаге генерации или изменения частоты генератора слов. Для обеспечения адекватной работы схемы минимальная длительность входных сигналов должна превышать время перехода моделируемой схемы в устойчивое со­стояние.

Соответствующие последовательности входных сигналов минимальной дли­тельности и временные диаграммы функционирования приведены на рис. 23 (б, в).