Суммирующие и вычитающие устройства на операционных усилителях
Сумматором называется комбинационное логическое устройство, предназначенное для выполнения операции арифметического сложения чисел, представленных в виде двоичных кодов.
Сумматоры являются одним из основных узлов арифметического устройства. Термин сумматор охватывает широкий спектр устройств, начиная с простейших логических схем, до сложнейших цифровых узлов. Общим для всех этих устройств является арифметическое сложение чисел, представленных в двоичной форме. Рассмотрим более подробно некоторые конкретные схемотехнические решения, предназначенные для реализации поставленной задачи.
Реализация операций арифметического сложения и вычитания
Рассмотрим часть структурной схемы логического устройства (рис 18.11), предназначенного для выполнения операций арифметического сложения и вычитания. Для упрощения приведено только два разряда устройства. Схема состоит из общего управляющего узла на элементе 2ИЛИ (DDI) и блоков сложения-вычитания (БСВ), число которых равно разрядности кодов слагаемых (в данном случае двум). Схема имеет два входа управления: вход сложения « + » и вход вычитания «—», а также входы для ввода слов данных. С выхода устройства снимаются сигналы суммы и переноса в более старшие разряды. Между сумматорами БСВ реализован принцип последовательного переноса.
Рис. 18.11. Структурная схема сложения-вычитания 2-разрядных кодов
В исходном состоянии на входы управления режимом работы устройства поданы сигналы лог. 0. При этом на первые входы элементов 2И DD5, DD9 и элементов 2И сложной логики DD3 и DD6 поданы активные логические сигналы. Вследствие этого на всех входах одноразрядных сумматоров, независимо от значения входных кодов слагаемых присутствуют нулевые сигналы. Соответственно равны нулю и выходные сигналы схемы.
Предположим, что на вход сложения « + » подан сигнал лог. 1. В этом случае на первые входы элементов 2И DD5 и DD9, а первые входы верхних элементов 2И элементов сложной логики DD3 и DD6 будут поданы пассивные логические сигналы (сигналы. лог. 1). На первые входы нижних элементов 2И в DD3 и DD6 по-прежнему будут поданы активные логические сигналы. Поэтому на входах сумматоров DD4 и DD8 будут присутствовать сигналы, значения которых определены кодами слагаемых. С выхода устройства будут сняты сигналы, равные результату сложения, и сигнал переноса.
Если сигнал лог. 1 будет подан на вход вычитания, то на первые входы элементов 2И DD5 и DD9 по-прежнему будет под пассивный логический сигнал и на входы «b» сумматоров поступает прямой код уменьшаемого. На первые входы верхних элементов 2И в DD3 и DD6 придут активные, а на аналогичные входы нижних элементов 2И — пассивные логические сигналы. В результате этого код вычитаемого попадает на входы «а» сумматоров через инверторы, т. е. инвертированным. Одновременно на входе переноса сумматора DD4 нулевого разряда появится единичный сигнал. Учитывая сказанное в предыдущем разделе, можно сказать, что на входы «а» сумматоров будет подан дополнительный код вычитаемого. Поэтому на выходах сумматоров будет сформирован сигнал разности двух кодов Y—X.
Очевидно, что подача на оба управляющих входа схемы сигналов лог. 1 является недопустимой, так как это нарушает ее работу.
Таким образом, рассмотренная схема позволяет получить на выходе сигнал либо суммы, либо разности двух двоичных кодов. Вид выполняемой операции определяется значением управляющего сигнала.