[Править] т-триггер асинхронный

Асинхронный Т-триггер не имеет входа синхронизации С.

Работа схемы асинхронного двухступенчатого T-триггера с парафазным входом на двух парафазных D-триггерах на восьми логических вентилях 2И-НЕ. Слева — входы, справа — выходы. Синий цвет соответствует 0, красный — 1T-триггер синхронный

T	Q(t)	Q(t+1)
0	0	0
0	1	1
1	0	1
1	1	0

Синхронный Т-триггер^[16][17], при единице на входе Т, по каждому такту на входе С изменяет своё логическое состояние на противоположное, и не изменяет выходное состояние при нуле на входе T. Т-триггер может строиться на JK-триггере, на двухступенчатом (Master-Slave, MS) D-триггере и на двух одноступенчатых D-триггерах и инверторе. Как можно видеть в таблице истинности JK-триггера, он переходит в инверсное состояние каждый раз при одновременной подаче на входы J и K логической 1. Это свойство позволяет создать на базе JK-триггера Т-триггер, объединяя входы J и К. Наличие в двухступенчатом (Master-Slave, MS) D-триггере динамического входа С позволяет получить на его основе T-триггер. При этом инверсный выход Q соединяется со входом D, а на вход С подаются счётные импульсы. В результате триггер при каждом счётном импульсе запоминает значение , то есть будет переключаться в противоположное состояние.

Т-триггер часто применяют для понижения частоты в 2 раза, при этом на Т вход подают единицу, а на С — сигнал с частотой, которая будет поделена на 2.

JK-триггер

JK-триггер с дополнительными асинхронными инверсными входами S и R

J	K	Q(t)	Q(t+1)
0	0	0	0
0	0	1	1
0	1	0	0
0	1	1	0
1	0	0	1
1	0	1	1
1	1	0	1
1	1	1	0

JK-триггер^[18][19] работает так же как RS-триггер, с одним лишь исключением: при подаче логической единицы на оба входа J и K состояние выхода триггера изменяется на противоположное. Вход J (от англ. Jump — прыжок) аналогичен входу S у RS-триггера. Вход K (от англ. Kill — убить) аналогичен входу R у RS-триггера. При подаче единицы на вход J и нуля на вход K выходное состояние триггера становится равным логической единице. А при подаче единицы на вход K и нуля на вход J выходное состояние триггера становится равным логическому нулю. JK-триггер в отличие от RS-триггера не имеет запрещённых состояний на основных входах, однако это никак не помогает при нарушении правил разработки логических схем. На практике применяются только синхронные JK-триггеры, то есть состояния основных входов J и K учитываются только в момент тактирования, например по положительному фронту импульса на входе синхронизации.

На базе JK-триггера возможно построить D-триггер или Т-триггер. Как можно видеть в таблице истинности JK-триггера, он переходит в инверсное состояние каждый раз при одновременной подаче на входы J и K логической 1. Это свойство позволяет создать на базе JK-триггера Т-триггер, объединив входы J и К^[20].

Алгоритм функционирования JK-триггера можно представить формулой

Мультиплексор. Назначение, принцип действия. Условное графическое изображение.

2 билет расширеный Мультиплексор является устройством, которое осуществляет выборку одного из нескольких входов и подключает его к своему выходу. Мультиплексор имеет несколько информационных входов: (D₀, D₁, ...), адресные входы (А₀ А₁, ...), вход для подачи стробирующего сигнала С и один выход Q. На рис. 6.26,ф показано символическое изображение мультиплексора с четырьмя информационными входами.

Каждому информационному входу мультиплексора присваивается номер, называемый адресом. При подаче стробирующего сигнала на вход С мультиплексор выбирает один из входов, адрес которого задается двоичным кодом на адресных входах, и подключает его к выходу.

рис 6.26

Таким образом, подавая на адресные входы адреса различных информационных входов, можно передавать цифровые сигналы с этих входов на выход Q. Очевидно, число информационных входов n_инф и число адресных входов n_адр связаны соотношением n_инф = 2^nадр.

Таблица 6.13
Адресные входы		Стробирующий сигнал	Выход
A1	A0
*	*	0	0
0	0	1	D0
0	1	1	D1
1	0	1	D2
1	1	1	D3

Функционирование мультиплексора определяется табл. 6.13. При отсутствии стробирующего сигнала (C = 0) связь между информационными входами и выходом отсутствует (Q = 0). При подаче стробирующего сигнала (C = l) на выход передается логический уровень того из информационных входов D_i, номер которого i в двоичной форме задан на адресных входах. Так, при задании адреса A_lA₀ = ll₂ = 3₁₀ на выход Q будет передаваться сигнал информационного входа с адресом 3₁₀, т. е. D₃.

(6.24)

По этой таблице можно записать следующее логическое выражение для выхода Q:

Построенная по этому выражению принципиальная схема мультиплексора показана на рис. 6.26,б.

В тех случаях, когда требуется передавать на выходы многоразрядные входные данные в параллельной форме, используется параллельное включение мультиплексоров по числу разрядов передаваемых данных.

Использование мультиплексоров для синтеза комбинационных устройств.

Мультиплексоры могут быть использованы для синтеза логических функций. При этом число используемых в схеме элементов (корпусов интегральных микросхем) может быть значительно уменьшено.

Логическое выражение мультиплексора (6.24) содержит члены со всеми комбинациями адресных переменных. Следовательно, если требуется синтезировать функцию трех переменных f(x₁, x₂, х₃), то две из этих переменных (например, x₁, х₂) могут быть поданы на адресные входы А₁, и А₀, и третья x₃ - на информационный вход.

Например, пусть требуется синтезировать функцию, заданную табл. 6.14. Логическое выражение функции

Рассматривая переменные x_l, х₂ в качестве адресных переменных получим табл. 6.15, из которой видно, что мультиплексор на выходе Q реализует заданную логическую функцию. Принципиальная схема показана на рис. 6.27.

Таблица 6.14		Таблица 6.15

Очевидно, на четырехвходовых мультиплексорах может быть синтезирована любая функция трех переменных, на восьмивходовых мультиплексорах - любая функция четырех переменных и т. д.

При синтезе комбинационных схем мультиплексоры могут быть использованы совместно с элементами некоторого базиса. Пусть общее число переменных функций n. Тогда, если мультиплексор имеет n_адр адресных входов, то на них подаются n_адр переменных, а на его информационные входы подаются функции n-n_адр переменных.

рис 6.27

рис 6.28

рис 6.29

Пусть, например, требуется синтезировать логическую функцию четырех переменных с использованием четырехвходового мультиплексора. Если адресными переменными являются x₁, х₂, то на информационные входы мультиплексора должны подаваться функции переменных х₃ и x₄, определяемые показанными в табл. 6.16 областями таблицы Вейча. Внутри каждой очерченной для информационных входов области таблицы Вейча проводится минимизация обычными методами, после чего строятся схемы, формирующие подаваемые на информационные входы мультиплексора функции.

Покажем этот прием на реализации функции, заданной табл. 6.17.

При подаче переменных x₁ и х₂ на адресные входы мультиплексора на его информационные входы должны подаваться D₀ = 1; D₁ = 0; D₂ = x₃ ^. ₄, D₃ = ₄. Реализующая заданную функцию схема показана на рис. 6.28.

Следует иметь в виду, что синтезируя логическое устройство с использованием мультиплексора, необходимо также построить вариант схемы без использования мультиплексора. Затем сравнением полученных вариантов определить, какой из вариантов оказывается лучшим по числу используемых в схеме корпусов интегральных схем.

Мультиплексорное дерево.

Максимальное число входов мультиплексоров, выполненных в виде интегральных схем, равно восьми. Если требуется построить мультиплексорное устройство с большим числом входов, можно объединить мультиплексоры в схему так называемого дерева. Такое мультиплексорное дерево, построенное на четырехвходовых мультиплексорах, показано на рис. 6.29. Схема состоит из четырех мультиплексоров первого уровня с адресными переменными x₁, х₂ и мультиплексора второго уровня с адресными переменными x₃, x₄. Мультиплексорное устройство имеет 16 входов, разбитых на четверки, которые подключены к отдельным мультиплексорам первого уровня. Мультиплексор второго уровня, подключая к общему выходу устройства выходы отдельных мультиплексоров первого уровня, переключает четверки входов. Внутри же четверки требуемый вход выбирается мультиплексором первого уровня. По такой схеме, используя восьмивходовые мультиплексоры, можно построить мультиплексорное устройство, имеющее 64 входа.

Таблица 6.16		Таблица 6.17

В первом и втором уровнях мультиплексорного дерева можно использовать мультиплексоры с разным числом входов. Если в первом уровне такого дерева используются мультиплексоры с числом адресных переменных n_адр1, а во втором - с числом переменных n_адр2, то общее число входов мультиплексорного дерева будет равно n_инф = 2^{nадр1 + nадр2}, а число мультиплексоров в схеме составит 2^nадр2 + 1 .

Мультиплексорные деревья могут использоваться не только для переключения каналов, но и для синтеза логических функций.

Функционирование МП КР580ВМ80А. Цикл команды (ЦК), машинный цикл (МЦ), такт (Т). Типы машинных циклов. Байт состояния процессора.

Такт, машинный цикл, цикл команды МП КР580ВМ80А.

Рассмотрим более подробно процесс выполнения команды. Этот процесс раз-

бивается на машинные циклы, которые обозначаются M1...M5. Число циклов в одной

команде может быть от одного до пяти. В свою очередь, каждый машинный цикл со-

стоит из тактов, обозначаемых T1...T5. В одном машинном цикле может быть от трех

до пяти тактов. Имеется в виду 5 типов тактов, поскольку в каждом такте выполняет-

ся определенное действие по реализации машинного цикла. При этом количество

тактов как временных интервалов может быть значительно больше за счет тактов

Т2, о чем речь пойдет ниже. В каждом машинном цикле производится одно обраще-

ние к памяти или ППУ в разных вариантах. Каждый такой вариант обращения назы-

вается состоянием цикла. Всего в МП КР580 возможно 10 состояний машинного

цикла. Это выборка первого байта команды, чтение из памяти, запись в память, чте-

84

ние из стека, запись в стек, ввод из ППУ, вывод через ППУ, подтверждение преры-

вания, подтверждение останова, подтверждение прерывания при останове. При

этом первым машинным циклом любой команды всегда является выборка первого

байта команды.

Во всех машинных циклах первые три такта (T1,T2,T3) используются для орга-

низации обмена с памятью и ППУ. Такты T4 и T5 (если они есть) – для выполнения внутренних операций в МП. Таким образом, процесс выполнения команд состоит из

стольких машинных циклов, сколько обращений к памяти или ППУ требуется для ее исполнения

2. БИС КР580ВВ55. Назначение, режимы работы, УГО .

БИС КР580ВВ55(ППИ). Назначение, структура, режимы работы. УГО и внешние выводы.

БИС КР580ВВ55 - параллельный программируемый интерфейс (ППИ), предназначен для организации обмена информации в параллельном коде между МП и УВВ.

Микросхема имеет 3 восьмиразрядных канала: А, В и С , к которым подключаются ПФУ (допускается деление канала С на 2 четырех разрядных канала). К ППИ можно подключить 2 восьмиразрядных ПФУ или 2 четырехразрядных ПФУ.

D — шина данных

RD — сигнал чтения

WR — сигнал записи

RESET — сигнал сброса (регистры каналов сброшены в 0)

A0, A1 — входы для адресации внутри интерфейса

CS — вход выборки сигнала

BA (7-0) — входы/выходы порта A

BB (7-0) — входы/выходы порта B

BC (7-0) — входы/выходы порта PC или сигналы управления обменом

3. БИС КР580ВИ53 - программируемый интервальный таймер (ПИТ). Назначение, структура, режимы работы, УГО и внешние выводы.

.БИС КР580ВИ53 (ПИТ). Назначение, структура, режимы работы. УГО и внешние выводы.

D(7-0): канал данных, RD-сигнал Чтение, WR-сигнал Запись, A0,A1:адресные входы, выбирающие один из каналов ПТ или управляющий регистр, CS-выбор микросхемы, CLK0-CLK2:входы синхронизации счётчиков, GATE0-GATE2:входы управления счётчиков, OUT0-OUT2:выходные сигналы счётчиков, Ucc-напряжение питания +5В, GND-напряжение питания 0В.

Упрощенная структурная схема ПТ приведена на рис. 1а. В состав БИС

входят:

• буфер данных (BD), предназначенный для обмена данными и управляющими словами м/д МП и ПТ;

• схема управления чтением-записью (RWCU), обеспечивающая выполнение операций ввода/вывода информации в ПТ;

• регистр управляющего слова (RGR), предназначенный для записи управляющих слов задающих режимы работы счетчиков;

• счетчик каналов (СТ0 - СТ2)

БИС программируемого таймера КР580ВИ53 предназначена для организации работы микропрцессорных систем в режиме реального времени и позволяет формировать сигналы с различными временными и частотными характеристиками.

Программируемый таймер (ПТ) имеет три независимых канала каждый из которых содержит 16-разрядный вычитающий счетчик. Счетчики могут работать в 2-м или двоично десятичном режиме с однобайтными или двубайтными числами. Скорость счета программно изменяется от 0 до 2 МГц.

Микросхема содержит 3 двухбайтных счетчика, работающих в режиме вычисления. Работают как в двоичной системе счисления, так и двоично-десятичной. Микросхема может быть запрограммирована в один из шести режимов работы:

1. программируемая задержка

2. программируемый одновибратор

3. режим деления частоты

4. режим деления частоты с периодом T=(T_CLK/2)n

5. режим счетчика событий

6. счетчик событий с автозагрузкой

4. БИС КР580ВТ57 - программируемый контроллер прямого доступа к памяти (КПДП). Назначение, УГО и внешние выводы.

БИС КР580ВТ57(КПДП).

Предназначен для организации высокоскоростного двунаправленного обмена данными между памятью и четырьмя внешними устройствами с учетом их приоритетов. Для получения законченного контроллера ПДП ВТ57 должна быть дополнена 8-разрядными регистрами, имеющими третье состояние по входу. Возможен обмен данными как отдельными байтами, так и целыми массивами размером до 16 кБ. Направление передачи данных задается программой начальной установки или при иницилизации.