Классификация

Счётчики классифицируют:

• по числу устойчивых состояний триггеров

  • на двоичных триггерах

  • на троичных триггерах^[1]

  • на n-ичных триггерах

• по модулю счёта:

  • двоично-десятичные (декада);

  • двоичные;

  • с произвольным постоянным модулем счёта;

  • с переменным модулем счёта;

• по направлению счёта:

  • суммирующие;

  • вычитающие;

  • реверсивные;

• по способу формирования внутренних связей:

  • с последовательным переносом;

  • с ускоренным переносом;

    • с параллельным ускоренным переносом;

    • со сквозным ускоренным переносом;

  • с комбинированным переносом;

  • кольцевые;

• по способу переключения триггера:

  • синхронные;

  • асинхронные;

• Счётчик Джонсона

Вычитающие счетчики предназначены для получения разности между числом N, записанным в счетчике, и числом n импульсов, поступающих на его вход Т (рис.6.3). При этом, в отличие от суммирующих счетчиков, в вычитающих счетчиках управляющими сигналами для старших разрядов являются сигналы, снимаемые с инверсных информационных выходов младших разрядов. Суммирующий счетчик по модулю 2ⁿ строится путем соединения n-триггеров.

Функциональная схема четырехзначного счетчика с последовательным переносом приведена на рис. 3.44. Данный счетчик обладает коэффициентом пересчета K_сч = 2⁴ = 16, т.е. при поступлении на его вход шестнадцати импульсов на выходе появляется лишь один импульс.

Временные диаграммы, поясняющие процесс счета, приведены на рис. 3.45.

Поскольку схема счетчика с последовательным переносом, каждый триггер вырабатывает сигнал переноса для следующего триггера. Из таблицы видно, что i-й триггер переключается тогда, когда (i-1) триггер переходит из состояния 1 в состояние 0. Поэтому в схеме (рис. 3.44) инверсный выход (i-1) триггера необходимо соединить с Т-входом i-го триггера.

Сброс счетчика в нуль производится подачей импульса на установочные входы R всех триггеров.

Длительность импульсов “Уст. 0” должна быть больше длительности переходного процесса, связанного с установкой триггеров в нулевое состояние. В противном случае сигналы на выходах опрокидываемых триггеров могут перевести последующие триггеры в единичное состояние.

Время формирования кода на выходных шинах определяется в основном задержкой распространения сигнала переноса, которая здесь в предельном случае равна

t_сч = n t_уст,

где n - количество разрядов, t_уст - время переключения триггера.

Начальное состояние счетчика не обязательно должно быть нулевым. Оно может соответствовать любому коду. Для установки начального состояния, отличного от нулевого, шину установки начального состояния соединяют с нулевым или единичным входом каждого триггера, если код исходного состояния в процессе функционирования остается неизменным, либо этот код подают по разрядным входным шинам.

шестой. **1. В теории цифровых устройств комбинационной логикой (комбинационной схемой) называют двоичную логику функционирования устройств комбинационного типа. У комбинационных устройств состояние выхода однозначно определяется набором входных сигналов. Это отличает комбинационную логику от секвенциальной логики, в рамках которой выходное значение зависит не только от текущего входного воздействия, но и от предыстории функционирования цифрового устройства. Другими словами, секвенциальная логика предполагает наличие памяти, которая в комбинационной логике не предусмотрена. Комбинационная логика используется в вычислительных цепях для формирования входных сигналов и для подготовки данных, которые подлежат сохранению. На практике вычислительные устройства обычно сочетают комбинационную и секвенциальную логику. Например, компьютерное Арифметическое логическое устройство(АЛУ) для математических вычислений содержит комбинационные узлы.

Математику комбинационной логики обеспечивает Булева алгебра. Базовыми операциями являются: конъюнкция  , дизъюнкция   и отрицание (инверсия)   или  . В комбинационных схемах используются логические элементы: конъюнктор (И), дизъюнктор (ИЛИ), инвертор (НЕ), а также производные элементы: И-НЕ, ИЛИ-НЕ и «Равнозначность». Наиболее известные комбинационные устройства — это сумматор, полусумматор, шифратор, дешифратор, мультиплексор идемультиплексор.

Для выполнения синтеза логической схемы необходимо произвести следующие действия:

1. по таблице истинности составить логические уравнения для каждого выхода в виде СДНФ и СКНФ;

2. для получения наиболее простой логической схемы выполнить минимизацию функций, записанных в СДНФ и СКНФ, используя метод непосредственных преобразований;

3. привести полученные минимизированные функции к единому базису (к базису И-НЕ);

4. выполнить минимизацию функций с помощью карт Карно и сравнить полученные результаты;

5. определить аппаратные средства, необходимые для реализации минимизированных функций как с использованием единого базиса, так и без использования единого базиса;

6. выбрать наиболее оптимальный вариант и построить для него принципиальную схему с перечнем элементов.

Канонический метод синтеза комбинационных схем.

Традиционные методы синтеза комбинационных схем Методы синтеза комбинационных схем принято делить на два больших класса: двухуровневый и многоуровневый синтез.

Двухуровневый синтез предполагает прохождение сигнала со входа на выход комбинационной схемы через два уровня логических элементов, обычно это вентили И и ИЛИ, и соответствует синтезу комбинационных схем на ПЛИС со структурой двух программируемых матриц. Многоуровневый синтез обычно сводится к синтезу логической сети, узлами которой являются логические элементы, и соответствует синтезу комбинационных схем на FPGA (Field Programmable Gate Array).

**2. Кэш-память — промежуточный буфер с быстрым доступом, содержащий информацию, которая может быть запрошена с наибольшей вероятностью. Доступ к данным в кэше осуществляется быстрее, чем выборка исходных данных из более медленной памяти или удаленного источника, однако её объем существенно ограничен по сравнению с хранилищем исходных данных. Кэш — это память с большей скоростью доступа, предназначенная для ускорения обращения к данным, содержащимся постоянно в памяти с меньшей скоростью доступа (далее «основная память»). Кэширование применяется ЦПУ, жёсткими дисками, браузерами, веб-серверами, службами DNS и WINS.

Кэш состоит из набора записей. Каждая запись ассоциирована с элементом данных или блоком данных (небольшой части данных), которая является копией элемента данных в основной памяти. Каждая запись имеетидентификатор, определяющий соответствие между элементами данных в кэше и их копиями в основной памяти.

Когда клиент кэша (ЦПУ, веб-браузер, операционная система) обращается к данным, прежде всего исследуется кэш. Если в кэше найдена запись с идентификатором, совпадающим с идентификатором затребованного элемента данных, то используются элементы данных в кэше. Такой случай называется попаданием кэша. Если в кэше не найдена запись, содержащая затребованный элемент данных, то он читается из основной памяти в кэш, и становится доступным для последующих обращений. Такой случай называется промахом кэша. Процент обращений к кэшу, когда в нём найден результат, называется уровнем попаданий или коэффициентом попаданий в кэш.

Например, веб-браузер проверяет локальный кэш на диске на наличие локальной копии веб-страницы, соответствующей запрошенному URL. В этом примере URL — это идентификатор, а содержимое веб-страницы — это элементы данных.

Если кэш ограничен в объёме, то при промахе может быть принято решение отбросить некоторую запись для освобождения пространства. Для выбора отбрасываемой записи используются разные алгоритмы вытеснения.

При модификации элементов данных в кэше выполняется их обновление в основной памяти. Задержка во времени между модификацией данных в кэше и обновлением основной памяти управляется так называемой политикой записи.

В кэше с немедленной записью каждое изменение вызывает синхронное обновление данных в основной памяти.

В кэше с отложенной записью (или обратной записью) обновление происходит в случае вытеснения элемента данных, периодически или по запросу клиента. Для отслеживания модифицированных элементов данных записи кэша хранят признак модификации (изменённый или «грязный»). Промах в кэше с отложенной записью может потребовать два обращения к основной памяти: первое для записи заменяемых данных из кэша, второе для чтения необходимого элемента данных.

В случае, если данные в основной памяти могут быть изменены независимо от кэша, то запись кэша может стать неактуальной. Протоколы взаимодействия между кэшами, которые сохраняют согласованность данных, называют протоколами когерентности кэша.

Следующий вариант реализации кэшей в x86 появился в Pentium Pro, в котором кэш второго уровня (объединённый для данных и команд, размером 8 кБ) размещён в одном корпусе с процессором и кэшем первого уровня, размером 8 кБ, раздельным для данных и команд и поднял его частоту до частоты ядра. Позже кэш второго уровня стал размещаться на том же кристалле, что и процессор. Двойная независимая шина (TLB)англ. DIB), новая архитектура кэш-памяти, использует разные шины для соединения процессорного ядра с основной оперативной памятью. Кэш первого уровня двухпортовый, неблокирующий, поддерживает одну операцию загрузки и одну операцию записи за такт. Работает на тактовой частоте процессора. За такт передаётся 64 бита. седьмой. **1.

 Дешифратор – это комбинационное устройство, предназначенное для преобразования параллельного двоичного кода в унитарный, т.е. позиционный код. Обычно, указанный в схеме номер вывода дешифратора соответствует десятичному эквиваленту двоичного кода, подаваемого на вход дешифратора в качестве входных переменных, вернее сказать, что при подаче на вход устройства параллельного двоичного кода на выходе дешифратора появится сигнал на том выходе, номер которого соответствует десятичному эквиваленту двоичного кода. Отсюда следует, что в любой момент времени выходной сигнал будет иметь место только на одном выходе дешифратора. В зависимости от типа дешифратора, этот сигнал может иметь как уровень логической единицы (при этом на всех остальных выходах уровень логического 0), так и уровень логического 0 (при этом на всех остальных выходах уровень логической 1).

 В дешифраторах каждой выходной функции соответствует только один минтерм, а количество функций определяется количеством разрядов двоичного числа. Если дешифратор реализует все минтермы входных переменных, то он называется полным дешифратором (в качестве примера неполного дешифратора можно привести дешифратор двоично-десятичных чисел).

Каскадирование дешифраторов

ИМС дешифраторов имеют ограниченное число адресных входов и информационных выходов. Увеличение их возможно путем наращивания (каскадирования), которое можно осуществлять двумя способами: объединением нескольких дешифраторов в пирамидальную схему (рис. 1.3), или последовательным соединением разрешающих входов через внешние логические элементы или непосредственно друг с другом (рис. 1.3 и 1.4).

При наращивании дешифраторов разряды двоичного адресного кода разделяются на старшие (СРА) и младшие (МРА) разряды  адреса  (табл.  1.3).  СРА  с  помощью  дешифратора DD1 (рис. 1.3) или входов стробирования (рис. 1.4) разрешают функционирование одного из основных дешифраторов DD2…DD9 (рис. 1.3) или дешифраторов DD1… DD4 (рис. 1.4).

МРА подаются параллельно на адресные входы всех выходных дешифраторов. Однако активируется только один соответствующий выход выбранного СРА дешифратора.

Рис.1.3. Пирамидальная схема наращивания дешифратора 6→64

Рис. 1.4. Дешифратор 5→32 на базе ИМС К555 ИД7 (на вход Е1 схемы ДД1 постоянно подан сигнал лог. “1”)

**2. 5-й билет