2.2 Разработка функциональной схемы устройства

Функциональная схема автоматизации является основным техническим документом, определяющим функционально-блочную структуру отдельных узлов автоматического контроля, управления и регулирования технологического процесса и оснащение объекта управления приборами и средствами автоматизации.

Функциональные схемы разъясняют определенные процессы, протекающие в отдельных функциональных цепях изделия или в изделии в целом. Этими схемами пользуются для изучения принципов работы изделия, а также при их наладке, контроле, ремонте. По сравнению со структурной, функциональная схема более подробно раскрывает функции отдельных элементов и устройств.

Адаптер производит связь микро-ЭВМ с блоками устройства. Канал микро-ЭВМ состоит из тридцати восьми шин, в том числе тридцать одна шина двунаправленная. Канал микро-ЭВМ требует подключения передатчиков с повышенной нагрузочной способностью 50 мА. Адреса и данные поступают по одним и тем же шинам. Это требует установку селектора адреса (СА) в каждом блоке, что приводит к усложнению аппаратуры.

Преобразование канала заключается в преобразовании двунаправленных шин данных и адреса КДА00-КДА15 с повышенной нагрузочной способностью в двунаправленные шины данных Д00-Д15 с нагрузочной способностью 16 мА и в дешифрации адресов.

Преобразование канала КДА00-КДА15 в канал Д00-Д15 осуществляется двумя группами шинных формирователей BD1, BD2, включенных встречно. К шинам данных подключен регистр адреса RGA. Запись в него производится сигналами триггера DD8.1, сформированными от канала ЭВМ к СИА. В регистр заносятся младшие разряды Д01 - Д04 и старшие разряды Д06 - Д12. Выходы младших разрядов регистра выдаются на блоки устройства без дешифрации как адреса 002, 004, 010, 020 с наименованием ПА1-ПА4 (подадреса). К выходам старших разрядов RGA подключён дешифратор адресов DC, действующий при наличии сигнала синхронизация внешнего устройства ВУ от микро-ЭВМ. Сигнал ВУ означает наличие адреса 160000. Дешифрированные адреса, суммированные с адресом 160000, поступают на блоки устройства. Каждому блоку соответствует свой адрес. Управляющие сигналы, команды, режимы внутри блоков различаются подадресами. Блоки, на которые от ЭВМ поступают управляющие сигналы в количестве от четырех и менее, используют подадреса без дешифрации. При количестве сигналов более четырех в блоках имеется внутренний дешифратор подадресов.

Адреса и данные от микро-ЭВМ поступают поочерёдно по одним и тем же шинам КДА:

Сначала адреса поступают одновременно с сигналом К-СИА, затем данные поступают одновременно с сигналом ВЫВОД.

Адреса, записанные в регистр RGA, выдаются через дешифратор адресов (DC) по сигналу ВЫВОД, выдаваемым из микро-ЭВМ для стробирования данных. Таким образом, на блоки устройства адреса и данные выдаются из адаптера одновременно.

В состав адаптера входит логика прерывания. С микроинтерполятора (МИ) поступает сигнал прерывания (ПР), который обозначает конец отработки очередного шага интерполяции и запрос на расчет и прием следующего. При условии что триггер разрешения прерывания DD20.1 установлен в «0», по сигналу ПР происходит установка в «1» триггера требования прерывания DD20.2 и в процессор поступает сигнал К-ТПР. Процессор заканчивает выполнение текущей команды, после чего выдает сигнал К-ППР, по которому триггер требования прерывания DD20.2 сбрасывается в «0» и выдаётся вектор прерывания 200 на шину Д07. Разрешение прерывания производится адресом 170702, запрещение прерывания – адресом 170704.

На выходе адаптера используются управляющие сигналы СИП, ВВОД, ВЫВОД, ОЧ СБРОС, СБРОС, выдаваемые через согласующие микросхемы.