6 Содержание отчета:

6.1 Логическая схема триггера. При этом обозначения сигналов, элементов схемы должны соответствовать описанию на языке VHDL.

6.2 VHDL VHDL-код структурной схемы триггера и VHDL-код алгоритмического описания триггера.

6.3 Временные диаграммы, соответствующие тестирующей программе.

6.4 VHDL-модель конечного автомата.

6.5 Тестирующая программа для конечного автомата.

6.6 Скрипт для моделирования конечного автомата.

7 Контрольные вопросы:

7.1 Что может содержаться в VHDL-пакете?

7.2 Каково основное назначение пакета STD_LOGIC_1164? Что содержится в данном пакете?

7.3 Сколько значений (и какие) имеет тип std_logic, декларированный в пакете STD_LOGIC_1164? Является ли этот тип перечислимым?

7.4 Записать выражения, соответствующее переднему и заднему фронтам сигнала clосk.

7.5 Сколькими процессами языка VHDL обычно описывается функционирование конечного автомата?

7.6 Изменение какого сигнала вызывает переключение внутреннего состояния конечного автомата?

7.7 Будут ли дельта-задержки при моделировании оператора Y<= not Y after 3 ns;?

7.8 Что можно сказать о числе дельта-задержек, которые, возможно, возникают при моделировании оператора Y<= not Y; ?

7.9 Для каких портов триггера требуется употреблять режим inout ?

Практическая работа № 12 «Изучение функций и процедур»

1 Цель работы:

1.1 Изучить принципы моделирования и работы триггеров и конечных автоматов в программе VHDL.

2 Литература:

2.1 А. К. Поляков. Языки VHDL VERILOG в проектировании цифровой аппаратуры М.: СОЛОН-Пресс, 2003.

3 Используемое оборудование:

3.1 ПЭВМ.

4 Задание:

4.1 Написать на языке VHDL и провести тестирование функции (процедуры) преобразования двоичного представления числа в десятичное представление. Это функция (процедура) преобразования типа BIT_VECTOR  INTEGER. Первый разряд двоичного представления является старшим. Число разрядов бит-вектора равно 10.

4.2 Написать на языке VHDL и провести тестирование функции (процедуры) преобразования десятичного представления числа в двоичное представление. Это функция (процедура) преобразования типа INTEGER  BIT_VECTOR. Первый разряд двоичного представления является старшим. Число разрядов бит-вектора равно 8.

5 Порядок выполнения работы:

5.1 Разработать математический алгоритм решения задачи.

5.2 Определить требуемые типы данных в пакете.

5.3 Изучить отличия оформления функций и процедур в языке VHDL.

5.4 Написать тексты функций и процедур.

5.5 Написать тестирующую программу.

5.6 Провести моделирование и получить временные диаграммы.

6 Содержание отчета:

6.1 Разработанные VHDL-программы.

6.2 Тестирующая программа.

6.3 VHDL-пакет (в отдельном файле).

6.4 Временные диаграммы, соответствующие тестирующей программе.

7 Контрольные вопросы:

7.1 Перечислить все последовательные операторы?

7.2 Перечислить все параллельные операторы?

7.3 Какие операторы (последовательные либо параллельные) могут находиться в теле функции?

7.4 Какие операторы (последовательные либо параллельные) могут находиться в теле процедуры?

7.5 Какой оператор считается как последовательным, так и параллельным в зависимости от контекста его использования?

7.6 Записать декларацию одномерного массива целых чисел.

7.7 Записать декларацию двумерного массива (матрицы), элементами которого являются битовые значения.