3. Микропроцессорные системы

Информационная система показывает, как соединены различные устройства с микропроцессором. Типичные подсистемы – это сумматоры-вычитатели, счетчики, регистры сдвига, ОЗУ, ПЗУ, шифраторы, дешифраторы, селекторы данных, тактовые генераторы. В данном разделе рассматриваются микропроцессорные системы и способы передачи данных в этих системах.

3.1.АРХИТЕКТУРА ЦИФРОВОЙ ЭВМ

Самая простая ЭВМ содержит пять устройств: ввода исходной информации, управления и арифметических действий, составляющих центральный процессор (ЦП), а также память и устройство вывода результатов обработки информации. Устройства, размещаемые вне ЦП, часто называют периферийными устройствами.

Физические устройства являются аппаратными средствами, для их использования занесенная в память программа предписывает перечень процедур, исполняемых процессором. Подготовка списка команд (процедур) называется программированием. Подготовленный список команд представляет собой программу, которая временно или постоянно хранится в памяти. Эти программы перерабатывают информацию, называемую общим термином – данные. Программные средства – это также общий термин, охватывающий все программы. Таким образом, ЭВМ функционирует в следующем порядке: программа и данные загружаются в центральный процессор и размещаются в предназначенной для них области памяти. Центральный процессор считывает из памяти первую команду, интерпретирует ее и выполняет. Как только обработка данных закончится, результат передается на выход ЭВМ. Обычно роль центрального процессора в таких системах выполняет микропроцессор (МП). Микропроцессор – программно - управляемое устройство, осуществляющее процесс обработки цифровой информации и управления им, построенное, как правило, на одной или нескольких сверхбольших интегральных схемах (СБИС). На рис. 3.1 приведена архитектура обычной Э ВМ.

Микропроцессор контролирует все системы и управляет ими посредством линий управления и контроля. Параллельно линиям управления расположена адресная шина (например, 16 параллельных проводников), которая выбирает ячейку памяти данных, порты ввода или вывода данных. Порт – это аппаратное устройство, через которое осуществляется связь МП с каким-либо устройством ввода или вывода информации (клавиатура, экран и т.п.). Шина данных (например, 8 параллельных проводников) является двунаправленной и служит для передачи данных в центральное устройство обработки информации или из него. Микропроцессор может пересылать данные в память или получать их из нее посредством шины данных. Программа обычно помещается в память постоянно, т.е. располагается в ПЗУ. Программы пользователя, которые по своей природе изменяемы, помещаются в ОЗУ вместе с данными. ОЗУ на рис. 3.1 показано как память для хранения данных. Здесь находятся данные, используемые в процессе выполнения конкретной программы.

3.2. ДЕЩИФРАЦИЯ АДРЕСА В ЭВМ

Р ассмотрим 4-разрядную микропроцессорную систему, представленную на рис. 3.2. В этой системе используются только 8 проводников в адресной шине и 4 проводника в шине данных. ОЗУ представляет собой ИС емкостью 64 бита

Дешифратор адреса, показанный на рис. 3.2 определяет, какое именно ОЗУ нужно использовать и посылает разрешающий сигнал по линии выборки микросхемы. В каждый момент времени разрешающий сигнал подается только в одну такую линию. Блок дешифрации адреса состоит из обычных комбинационных логических элементов. ОЗУ 0 выбирается при адресации ячеек 0-15, ОЗУ 1 – при адресации ячеек 16-31.

Б уферы с тремя состояниями, показанные на рис. 3.2, отсоединяют выходы соответствующего ОЗУ от информационной шины, когда это ОЗУ не участвует в пересылке данных. В каждый момент времени только одному ОЗУ разрешается пересылать данные по общей информационной шине. Соответственно этому линии выборки микросхемы используются также для переключения указанных буферов. Когда буферы выключены, принято говорить, что выходы буферов находятся в состоянии высокого импенданса, при этом они надежно отсоединены от четырех линий данных, подключенных к их входам.

Логические схемы, используемые в простом дешифраторе адреса, показаны на рис. 3.3. В этом примере только тогда, когда на все четыре адресные линии от до поступают сигналы логического 0, на выходе нижнего 4-входового логического элемента ИЛИ действует НИЗКИЙ уровень.

Если на четыре указанные линии адреса в дешифраторе (рис. 3.3) подана двоичная комбинация 0001 ( , , , ), то переключается верхний логический элемент ИЛИ. Двоичная комбинация 0001 вызывает появление НИЗКОГО уровня на выходе этого логического элемента в дешифраторе адреса, т.е. приводит к выдаче активного уровня сигнала в нижнюю линию выборки микросхемы ОЗУ. В результате разблокируется нижнее ОЗУ. Дешифратор адреса, показанный на рис.3.3, дешифрирует состояния четырех самых «старших» адресных линий, чтобы выдать нужный логический уровень на вход выборки микросхемы каждого ОЗУ. Состояния четырех самых «младших» адресных линий (от до ) дешифрируются внутри самих микросхем ОЗУ, в результате выбирается точный адрес 4-разрядного слова.

В микропроцессорной системе, изображенной на рис. 3.2 и рис. 3.3, используются 8 адресных линий. Это означает, что микропроцессор может генерировать 256 (2⁸) различных адресов.

3.3. ИНТЕРФЕЙС С ПЗУ

Большинство микропроцессоров сами по себе функционально ограничены. Большая часть из них содержит память и немногие порты ввода/вывода, которые через интерфейс соединяют их с периферией. Интерфейс – совокупность унифицированных технических и программных средств, необходимых для подключения данных устройств к системе или одной системы к другой. Среди прочих свойств интерфейса отметим решение им задачи синхронизации, выбора направления передачи данных и иногда приведение уровней или форм сигналов.

Р ассмотрим задачу разработки интерфейса с ПЗУ. На рис. 3.4 приведена часть системы, включающая МП и ПЗУ. С выходами ПЗУ соединены 8 линий шины данных. Единственный выход управления считыванием идет из МП на вход активизации ПЗУ.

С постоянным запоминающим устройством емкостью 4 Кбайт соединены 12 линий адресной шины младших разрядов ( ). Дешифратор, встроенный в ИС ПЗУ, может получить доступ к любому из 4096 (2¹²=4096) 8 – разрядных слов ПЗУ. Адресные линии четырех старших разрядов ( ) идут в устройство комбинационной логики – дешифратор адреса. Для доступа в ПЗУ и считывания из него данных МП должен: активизировать линии адреса ; установить сигнал НИЗКОГО уровня на линии управления считыванием ; установить сигнал НИЗКОГО уровня на линии дешифратора адреса и выбора кристалла.

Предположим, что МП нужно обратиться в память по адресу 0000H (0000 0000 0000 0000₂). Младшие 12 бит подключаются по адресным линиям к контуру дешифратора ПЗУ. К адресным принадлежат также старшие 4 бита . Они декодируются дешифратором адреса. Если ( )=0000₂, дешифратор адреса выдает сигнал, который активизирует вход выбора кристалла (рис. 3.4). Таким образом, старшие 4 бита адреса выбирают сегмент памяти, а младшие 12 бит определяют нужную ячейку памяти в этом сегменте.

В интерфейсе с ПЗУ важное значение имеют способы адресации и синхронизации. Адресация нами рассмотрена, рассмотрим теперь синхронизацию. На рис. 3.5 приведена временная диаграмма сигналов МП, управляющих считыванием 8-разрядного слова из ПЗУ.

В ерхняя линия диаграммы представляет переход адресных линий на их соответствующий логический уровень. Согласно рис. 3.4 адресные линии активизируют адресные входы ПЗУ, тогда как адресные линии декодируются дешифратором адреса и активизируют вход выбора кристалла ПЗУ. Спустя некоторое время, выход управления считыванием МП активизирует процесс вывода данных из ПЗУ. Расположенные здесь данные помещаются на шину данных и принимаются МП.

На рис. 3.5 показаны критические ограничения синхронизации. После того как на адресных линиях установился соответствующий логический уровень и активизировался вход ПЗУ, нужен определенный отрезок времени для извлечения слова данных. Это время необходимо внутренним дешифраторам ПЗУ для нахождения требуемого байта в памяти.

На рис. 3.5 использованы кружки и стрелки. Эти индикаторы применяются для обозначения соотношений причины и следствия на временной диаграмме. В качестве примера переход от H- к L-уровню (от HIGH к LOW) на выходе считывания осуществит переключение тристабильных выводов шины данных МП из состояния высокого сопротивления в состояние для приема данных на входе. Штриховая часть временной диаграммы по линии ввода соответствует состоянию высокого сопротивления. При переходе от L- к H-уровню выхода выводы шины данных МП снова переключатся в третье состояние и не примут данные с шины. Интерфейс с ОЗУ подобен рассмотренной схеме. Его своеобразие заключается в возможности не только считывания информации из памяти, но и записи информации в ОЗУ.

3.4. ИНТЕРФЕЙС С РЕАЛЬНЫМИ ПОРТАМИ ВВОДА/ВЫВОДА (ВВ)

Операция ввода или вывода включает в себя передачу данных из (или в) требуемой периферии. Разработчики выпускают порты ВВ в виде ИС, например – 8-разрядный элемент ВВ Intel 8212. Интегральная схема Intel 8212 может быть использована как адаптер порта ввода или вывода. Функцией адаптера является регламентация вывода или ввода информации из МП через интерфейс в периферию. На рис. 3.6 приведен МП, подобный типовому, имеющий интерфейсом с семисегментным индикатором элемент Intel 8212. Этот индикатор является периферией. На схеме МП имеет изолированный ВВ. Отметим, что в этом случае выходная линия выбора устройства полностью декодируется по восьми адресным линиям младших разрядов ( ).

На рис. 3.6 ИС 8212 используется в порте вывода. Это можно установить, заметив, что на входе управления состоянием установлен Н-уровень. Линии шины данных подсоединены к восьми входным линиям элемента ВВ 8212, чьи выходные линии подсоединены к входам индикатора. Элемент Intel 8212 имеет восемь защелок данных (8-разрядный параллельный регистр) и выходные буфера (8 тристабильных элементов). Два входа выбора и являются управляющими для элемента 8212, используемого в рассматриваемом способе ВВ. Когда активизируется L-сигналом, - Н - сигналом, данные, поступающие с шины захватываются защелками данных и появляются на выходах , активизируя сегменты и ндикатора.

На рис. 3.7 приведена временная диаграмма работы порта Intel 8212 в состоянии вывода. Как только активизируются входы сигналов управления

и , выходные данные захватываются в порте ВВ и располагаются на выходных выводах. В состоянии вывода выходные буферы постоянно разрешены, следовательно, захваченные данные появляются даже после того, как линии управления и возвращаются в состояние сброса.

3.5. СИНХРОНИЗАЦИЯ ПРЕРЫВАНИЕМ ПЕРЕДАЧИ ДАННЫХ В