1.3. Топологическое проектирование

Следующий этап разработки устройства – топологическое проектирование. На p-подложке требуется расположить спроектированные и промоделированные логические элементы НЕ, 2И-НЕ и 3И-НЕ (рисунок 1.19), затем последовательно сконструировать комбинационные схемы. При выполнении данного этапа следует придерживаться следующих общих требований:

• Уменьшение площади

• Выполнение правил проектирования топологии в заданном базисе CMOS-0.35um

а) б)

Рис. 1.19 - Топология (а) и результат моделирования (б)

логических элементов НЕ, 2И-НЕ и 3И-НЕ

Для обеспечения необходимого быстродействия устройства сформируем буферный элемент, согласно схемотехнической части. (Рисунок 1.20)

Соберем и промоделируем JK-триггер и полную схему устройства. (Рисунки 1.21-1.23)

а) б)

Рис. 1.20 - Топология (а) и результат моделирования (б) буферного элемента

а) б)

Рис. 1.21 - Топология (а) и результат моделирования (б) JK-триггера

Рис. 1.22 -Топология полной схемы устройства

Рис. 1.23 - Результат моделирования полной схемы устройства

1.4. Выводы

В данном курсовом проекте было спроектировано устройство делитель частоты с переменным коэффициентом деления {7, 14, 16, 23} на основе JK-триггера. Логическое моделирование выполняет поставленную задачу.

Схемотехническое проектирование составлено на основе логического моделирования, и временные задержки на схеме соответствуют требованиям технического задания.

Топологическое проектирование сделано на основе схемотехнического моделирования и выполняет поставленную задачу. Максимальная длина провода составляет 1222 мкм. Влияние меж-соединений вносит существенный вклад на работу устройства, следовательно, данным влиянием пренебрегать не стоит и его следует включить в расчеты.

Глава 2. Разработка и исследование

ТЕХНОЛОГИЧЕСКОГО МАРШРУТА

1. Эскиз и маршрут создания транзисторов

Эскиз конструкции КМОП-структуры с заданными в ТЗ типом изоляции, типом кармана и типом затвора представлен на рис. 2.1.

Рисунок 2.1 - Эскиз конструкции КМОП-структуры.

Технологический маршрут изготовления КМОП-структуры представляет собой последовательность технологических операций, необходимых для формирования интегральных n- и p-канальных транзисторов, области изоляции и металлизации.

Выбор подложки: p-тип, КДБ-12 (N = 10¹⁵ см⁻³), кристаллографическая ориентация поверхности (100).

№	Технологическая операция	Режим обработки	Примечание
1	Окисление	1000°С, 30 мин, О2
2	Фотолитография “n-карман”
3	Имплантация	P, 80 кэВ, 5* см-2
4	Удаление фоторезиста
5	Отжиг	30 мин, 1200°С, O2	Разгонка карманов
6	Отжиг	90 мин, 1200°С, N2
7	Удаление всего SiO2
8	Окисление под Si3N4	30мин, 950°С, О2	30-50 нм 150 нм
9	Нанесение Si3N4
10	Фотолитография “Маска под LOCOS”
11	ПХТ Si3N4
12	Удаление фоторезиста
13	Фотолитография “p+-охрана”
14	Имплантация	B, 40 кэВ, 7.1013см-2
15	Удаление фоторезиста
16	Отжиг p-охраны	60 мин, 1050°С, N2
17	Окисление LOCOS	50 мин, 950°С, H2O
18	Удаление Si3N4
19	Травление SiO2		200 Å
20	Окисление	1000°С, О2
21	Фотолитография “Подгонка порогового напряжения n-транзистора”
22	Имплантация	B, 30 кэВ, 1* см-2
23	Удаление фоторезиста
24	Фотолитография “Подгонка порогового напряжения p-транзистора”
25	Имплантация	P,30 кэВ, 0.5* см-2
26	Удаление фоторезиста
27	Удаление SiO2 до Si
28	Окисление под затвор	30 мин, 900°С, O2	30-50 нм
29	Нанесение n+-поликремния	P,1.2 мкм, 1020см-3
30	Фотолитография “n+-затвор ”
31	ПХТ Si* на всю толщину до оксида
32	Удаление фоторезиста
33	Нанесение p+-поликремния
34	Фотолитография “p+-затвор ”
35	ПХТ Si* на всю толщину до оксида
36	Удаление фоторезиста
37	Фотолитография “n-LDD”
38	Имплантация	P, кэВ, см-2
39	Удаление фоторезиста
40	Фотолитография “p-LDD”
41	Имплантация	B, кэВ, см-2
42	Удаление фоторезиста
43	Создание спейсеров
44	Окисление	20мин, 850°С, О2
45	Фотолитография “n+-сток, исток, контакт к n-карману”
46	Имплантация	P, кэВ, см-2
47	Удаление фоторезиста
48	Фотолитография “p+-сток, исток, контакт к p-подложке”
49	Имплантация	B, кэВ, см-2
50	Удаление фоторезиста
51	Отжиг	30мин, 900°С, О2
52	Отжиг	900°С, N2
53	Нанесение межслойного диэлектрика
54	Фотолитография “Контактные окна”
55	ПХТ оксида
56	Удаление фоторезиста
57	Нанесение металла (Al-Si)
58	Фотолитография “Металлизация”
59	ПХТ алюминия на всю толщину
60	Удаление фоторезиста
61	Нанесение изолирующего слоя
62	Фотолитография “Контакт. площ.”
63	ПХТ оксида
64	Удаление фоторезиста

Далее на рис. 2.2-2.6 представлена эскизная маршрутная карта в виде последовательных модификаций поперечного сечения КМОП-структуры на этапах изготовления согласно приведенному в табл. 1.2 технологическому маршруту.

Рисунок 2.2 - Эскизы поперечного сечения КМОП-структуры

(операции № 1-8 и № 9-15 технологического маршрута)

Рисунок 2.3 - Эскизы поперечного сечения КМОП-структуры

(операции № 16-19 и № 20-26 технологического маршрута)

Рисунок 2.4 - Эскизы поперечного сечения КМОП-структуры

(операции № 27-39 и № 40-42 технологического маршрута)

Рисунок 2.5 - Эскизы поперечного сечения КМОП-структуры

(операции № 43-47 и № 48-53 технологического маршрута)

Рисунок 2.6 - Эскизы поперечного сечения КМОП-структуры

(операции № 51-54 и № 54-64 технологического маршрута)

На рисунке 2.7 изображены масштабные эскизы p- и n-канальных транзисторов соответственно.

Рисунок 2.7 - Масштабные эскизы p- и n-канальных транзисторов.

Для расчета порогового напряжения необходимо знать упрощенные зонные диаграммы МОП-структур. Варианты зонных диаграмм для n- и p- канальных транзисторов с n+ и p+ затворами представлены на рисунках 2.8 – 2.9.

Рисунок 2.8 - n-МОП-структура с n+-Si* и p+-Si*-затвором.

Рисунок 2.9 - p-МОП-структура с n+-Si* и p+-Si*-затвором.

Расчеты ниже проводились с данными из ТЗ. Расчеты для n-МОП-транзистора с p+-Si*-затвором и для p-МОП-транзистора с n+-Si*-затвором не будут показаны.

Пороговое напряжение складывается из трех слагаемых – напряжений на трех слоях:

U_пор = U_gb + U_d + U_b. (3)

1. Первое слагаемое соотношения (3) определяет вклад материала затвора и подложки, и вычисляется как разность отрезков Ф_м и Ф_п, деленная на заряд электрона e: U_gb ; U_gb = φ_g − φ_b .

• для n-МОП-транзистора с n+-Si*-затвором: U_gb = –(φ_g + φ_b)=-0..837 В;

• для n-МОП-транзистора с p+-Si*-затвором: U_gb = –(φ_g + φ_b)=0.263 В;

• для p-МОП-транзистора с n+-Si*-затвором: U_gb = –(φ_g + φ_b)=-0.146 В;

• для p-МОП-транзистора с p+-Si*-затвором: U_gb = φ_g + φ_b = 0.954 В;

Для сильнолегированного Si*-затвора (n⁺ или p⁺) уровень Ферми F_м практически совпадает с границей запрещенной зоны (E_с или E_v) и можно считать, что φ_g равен половине ширины запрещенной зоны: φ_g = 0,55 В.

Потенциал подложки φ_b для Si при T = 300 К зависит от концентрации примеси в подложке N_b и вычисляется как:

=0,2874 В.

=0,404 В.

2. Второе слагаемое соотношения (3) описывает падение напряжения на оксидном слое:

=0,0213 (В) – для n-МОП-транзистора,

=-0,3777 (В) – для p-МОП-транзистора,

где Q_ss= e · N_ss , =4,3*10^-7 ,

Q_sn= ± e·N_b(N_k) ·L_пор («−», «N_b» для n-канала; «+»,«N_k» для p-канала);

Q_sn=-1,4005*10^-8 (см^-2)- для n-канала; Q_sn=1,5749*10^-7 (см^-2) - для p-канала

=8,645*10^-5(см), =1,08*10^-5 (см)

3. U_b= ±2·φ_g («+» для n-канала; «−» для p-канала).

U_b=0,5748 В - для n-канала; U_b= - 0.807 В - для p-канала

U_пор = - 0,2413В – для n-МОП-транзистора с n+-затвором;

U_пор = - 0,2315В – для p-МОП-транзистора с р+-затвором

На рис. 2.10 показана зависимость U_пор (N_b, d_ок), рассчитанная для транзистора, изображенного на рис.3. Согласно примеру задания, для n-МОП-транзистора необходимо получить U_пор = 0,6 В. Как видно из рис.1.5.1, оптимальное значение концентрации примеси в подложке N_b = 3,25 · 10¹⁷ см⁻³; тип примеси – акцепторы (бор). Таким образом, необходимо провести корректировку порогового напряжения путем подлегирования поверхности подложки акцепторами (бором) до концентрации N_b = 3,25*10¹⁷ см⁻³ на глубину, приблизительно равную глубине залегания стока-истока X_{j cи} (глубина подлегирования может составлять 0,2 – 0,35 мкм).

Рис. 2.10 - Зависимость порогового напряжения n-МОП-транзистора

n+ затвором от концентрации примеси в подложке (в области канала)

и толщины подзатворного оксида.

При D_ox=6 нм: N₀=4.26*10¹⁷ см^-3; U_пор=0.601 (В)

При D_ox=7 нм: N₀=3.25*10¹⁷ см^-3; U_пор=0.6 (В)

При D_ox=8 нм: N₀=2.6*10¹⁷ см^-3; U_пор=0.604 (В)

На рис. 2.11 показана зависимость U_пор (N_k, d_ок), рассчитанная для транзистора. Согласно примеру задания для p-МОП-транзистора необходимо получить U_пор = -0,6 В. Как видно из рисунка, оптимальное значение концентрации примеси в подложке N_k = 3,07· 10¹⁷ см⁻³; тип примеси – акцепторы (бор). Таким образом, необходимо провести корректировку порогового напряжения путем подлегирования поверхности подложки акцепторами (бором) до концентрации N_k = 3,07 · 10¹⁷ см⁻³ на глубину, приблизительно равную глубине залегания стока-истока X_{j cи} (глубина подлегирования может составлять 0,2 – 0,35 мкм).

Рис.2.11 - Зависимость порогового напряжения p-МОП-транзистора с

p+ затвором от концентрации примеси в подложке (в области канала)

и толщины подзатворного оксида.

При D_ox=6 нм: N₀=4.05 · 10¹⁷см^-3; U_пор=-0.6 (В)

При D_ox=7 нм: N₀=3.07*10¹⁷ см^-3; U_пор=-0.6 (В)

При D_ox=8 нм: N₀=2.42*10¹⁷ см^-3; U_пор=-0.6 (В)

На основе проведенных предварительных расчетов, а также исходных данных разработаны эскизы распределений результирующей примеси в основных вертикальных сечениях транзисторов – сечении сток-исток (рисунок 2.12) и сечении затвор – подложка (рисунок 2.13).

Рис. 2.12 - Результирующее распределение примеси в области затвора в

n- и p- канальных транзисторах.

Рис. 2.13 - Результирующее распределение примеси в области сток-истока в

n- и p- канальных транзисторах.