Набори еj(δ) вхідних сигналів

Вхідний сигнал ui	Набори еj(Δ) вхідних сигналів
	е1	е2	е3	е4	е5	е6	е7	е8	е9
u1	1	1	1	0	0	0	0	0	0
u2	0	0	0	1	1	1	0	0	0
u3	1	0	0	1	0	0	1	0	0
u4	0	1	0	0	1	0	0	1	0

Одиничні значення е_j(Δ) вхідних сигналів ототожнюються з відповідними вихідними вузлами b_j(T) автомату стратегії А_М, що відображають його стани (рис. 11.13).

Набір е₁(Δ) вхідних сигналів керованої БФСП А_у (табл. 11.5) має такі значення u_i вхідних сигналів: u₁=1; u₂=0; u₃=1; u₄=0. Відповідно до одиничних значень u₁ і u₃ вихідний вузол b₁ автомату стратегії А_М з’єднуємо з вхідними вузлами вхідної шини БА₁ і БА₃ БФСП А_у. Аналогічно з’єднуємо і інші вихідні вузли b_j автомату стратегії А_М з вхідними вузлами вхідної шини БА_i БФСП А_у, крім вихідного вузла b₉ автомату стратегії А_М. Це пояснюється тим, що набір е₉(Δ) вхідного сигналу керованої БФСП А_у має на всіх вхідних сигналах значення u_i, що дорівнює нулю: u₁=0; u₂=0; u₃=0; u₄=0.

Функціональна схема дворівневого пристрою пам’яті А зображена на рис. 11.13.

Кількість зв’язків r_c між керованою БФСП А_у і автоматом стратегії А_М визначається за формулою:

r_c = r_e -1,

де r_e – число е₁(Δ) вхідних сигналів керованої БФСП А_у.

Принцип роботи дворівневої схеми пам’яті. Роботу дворівневої схеми пам’яті (рис. 11.3) можна описати таким чином. Схема пам’яті може прийняти одночасно установчі х(t) вхідні сигнали, що складаються з двох вхідних сигналів х_у(t) керованої БФСП А_у і х_М(t) автомату стратегії А_М. Сигнал х_М(t) установлює автомат стратегії А_М у стан А_і, а сигнал х_у(t) – керовану БФСП А_у у стан А_j. Установлення в новий стан схем пам’яті може здійснюватися одночасно (хоча можна і послідовно) за час переходу 2τ_е. Вихідні сигнали з’являються на вихідних вузлах схем пам’яті через час τ_е після появи на вхідних вузлах стійких установчих сигналів х_у(t) і х_М(t). Таким чином, коли навіть установчий х_М(t) вхідний сигнал по тривалості мінімальний і дорівнює 2τ_е, то його тривалості достатньо для появи на вихідних вузлах автомата стратегії А_М (через τ_е) набору е_j(Δ) вхідного сигналу БФСП А_у ще підчас дії мінімального вхідного сигналу х_у(t) керованої БФСП Ау, тривалість якого навіть дорівнює 2τ_е. При одночасній дії вхідних установчих х_у(t) і вхідних е_j(Δ) в БФСП А_у здійснюється поглинання вхідного сигналу е_j(Δ). Мінімізація числа вузлів набору установчих х_у(t) вхідних сигналів можна пояснити тим, що фактично тільки БА_і однієї групи БФСП А_у повинні мати активні значення вихідних сигналів, які дорівнюють одиниці, а всі значення вихідних сигналів БА_і інших груп БФСП А_у повинні мати неактивні значення вихідних сигналів, які дорівнюють логічному нулю. У цьому випадку число установчих вхідних вузлів можна скоротити до числа m груп БФСП А_у. Число запам’ятовуючих станів у даній і-й групі визначається характеристичним числом К_і можливих е_j(Δ) вхідних сигналів.

Таким чином, число z_i(і=1, 2, 3, 4) вхідних сигналів в БФСП А_у (рис. 11.3) можна скоротити до двох, а число установчих х_у(t) вхідних сигналів – до трьох: х_у1(z₁= z₂=1; z₃= z₄=0), х_у2(z¹= z₂=0; z₃= z₄=1), х_у3(z₁= z₂=z₃= z₄=1). Установчий х_у3 вхідний сигнал є забороненим у детермінованому режимі роботи схеми пам’яті, тому що він не запам’ятовується ні при жодному е_j(Δ) вхідному сигналі.

Скорочуючи число установчих наборів х_у(t) вхідних сигналів, можна об’єднати вхідні вузли z_i до двох, об’єднуючи z₁ і z₂, а також z₃ і z₄. При цьому зменшується число вхідних вузлів дворівневої схеми пам’яті до 11.

Максимальне число r_p запам’ятовуючих станів схеми пам’яті залежить від числа m використовуваних груп і числа r_e е_j(Δ) вхідних сигналів БФСП А_у, яке дорівнює числу станів автомата стратегії А_М, і обчислюється за формулою:

Набір е(Δ) вхідних сигналів дворівневої схеми пам’яті, при якому зберігаються усі його стани, має однакове значення, що дорівнює логічному нулю на всіх його вхідних вузлах (z_i=0).

Вхідні сигнали х_і(t) і однозначно встановлені об’єднані стани А_і дворівневої схеми пам’яті зображені у табл. 11.6. Детермінований режим функціонування дворівневої схеми пам’яті по швидкодії такий як у тригера. Число БА_і (логічних елементів) на один запам’ятовуючий стан L зменшується порівняно з RS-тригер-ом і для дворівневої схеми пам’яті складає L≈0,7, що відображає зменшення апаратурних витрат логічних елементів на один запам’ятовуючий стан на 30% . У цілому дворівневої схеми пам’яті (рис. 11.13) можна розглядати як багато стабільний тригер на 18 станів. Це пов’язане з тим, що пам’ять запам’ятовує всі свої стани, як і у RS-тригері, при одному е(Δ) вхідному сигналі.

Дворівнева схема пам’яті може здійснювати однозначні і укрупнені переходи у БФСП А_у, що не можуть здійснювати тригери. Крім того, 18-стабільний тригер має 18 вхідних і 18 вихідних вузлів, а також використовує 18 логічних елементів. У разі дворівневої схеми пам’яті (рис. 11.13) використовуються 13 вихідних і 11 вхідних вузлів, що менш як на 35%, а також використовується 13 логічних елементів, що значно менше на 27,7% ніж у тригера. Кількість зв’язків між БА_і (логічних елементів) у 18-стабільному тригері на 18 станів складає 17*18=306, а у дворівневої схеми пам’яті (рис. 11.13) складає 20+8*9=92 зв’язка, що значно менше на 63% ніж у тригера

Таким чином, дворівнева схема пам’яті має значні переваги над 18-стабільним тригером по апаратних та функціональних можливостях.

Переваги БФСП і БРСП над монофункціональними схемами пам’яті

БФСП і БРПП мають принципові переваги над монофункціональними тригерами по апаратних та функціональних можливостях.

По апаратних можливостях при обмеженнях базових елементах І-НІ (АБО-НІ) БФСП і БРПП можуть:

1. Запам’ятати в 10 разів більше станів пам’яті (наприклад, 90 станів);

2. Мати в 5 разів більше навантажувальну здатність по виходах (замість 1 можуть мати навантажувальну здатність до 5 виходів).

3. Мати а 10 разів менше внутрішніх зв’язків у схемах пам’яті.

4. Мати менші витрати елементів на один запам’ятовуючий стан (замість 1 можуть мати < 0,8 ).

По функціональних можливостях крім однозначних переходів із а_і одного стану в інший а_j в одному блоці π_к станів під впливом однозначних р_о(Т) вхідних слів, що характерні для монофункціональних схем пам’яті, БФСП і БРПП можуть:

1. Здійснювати укрупнені переходи під впливом укрупнених р_у(Т) вхідних слів із одного стану а_і блока π_і в інший визначений блок π_к в стан а_j схеми пам’яті.

2. Здійснювати імовірні переходи у стан а_j визначеного блока (підмножини) π_k під впливом імовірних р_в(Т) вхідних слів;

3. Здійснювати нечіткі переходи у блок (підмножину) π_k під впливом нечітких р_н(Т) вхідних слів.

Метод логічного проектування багаторівневої схеми пам'яті класу з автоматом стратегії для кожної групи багаторівневих схем пам’яті.

Принцип структурної організації елементарних багаторівневих схем пам’яті класу з автоматом стратегії для кожної групи БФСП полягає в їх розподілі на керуючі і керовані багатофункціональні схеми пам’яті (БФСП), які з’єднані між собою таким чином:

• БА кожної i-ї групі керованої БФСП Аі, у яких кількість q_i логічних елементів більше одиниці (q_i > 1), через вхідну шину, на яку подаються набори е_j(Δ) вхідних сигналів, котрі з’єднані відповідно з вихідними шинами однієї окремої БФСП А_k або МСП А_k (k = 1, 2, ..., і-1) автоматів стратегії;

• керуючі вхідні і вихідні шини БФСП А_і (i = 1, 2, ..., N) відповідно з’єднані із загальними вхідними та вихідними шинами БРСП.

Схема складається з трьох БФСП_j (БФСП₁, БФСП₂, БФСП₃), які розташовані на двох рівнях (j = 2). На верхньому рівні знаходиться керована БФСП₃, яка має чотири елемента І-НІ (n = 4), і розбита на дві групи (m = 2) по два елементи в кожній. БФСП₁ та БФСП₂ знаходяться на першому (нижньому) рівні і призначені для управління структурою запам’ятовування станів в групах (q = 2) верхньої схеми БФСП₃ і мають по три елементи І-НІ (n =3), які розбиті на три групи (m = 3) по одному елементу (q = 1) у кожній. БФСП₁ - БФСП₃ побудовані на логічних елементах І-НІ.

Відмінною структурною особливістю схеми пам’яті є багаторівнева пам’ять, де кожен структурний j-й рівень складається з БФСП_j. В БФСП_j з’єднані тільки входи тих елементів, які належать k-й групі (q_j,k> 1), з виходами схеми пам’яті нижніх рівнів БФСП_s (s = j -1), що призначені для управління структурою запам’ятовування станів в групах (q_j,k > 2) верхньої БФСП_j.

Відмінною функціональною особливістю БРСП є робота керованих схем БФСП_j верхніх рівнів в декількох різних підмножинах своїх станів, що визначають сукупність станів схем БФСП_s (s = j -1) нижніх рівнів. Це дозволяє змінювати відображення вхідної та вихідної інформації у керованих схемах БФСП_j, перенаправляти вихідну інформацію у певний напрям і встановлювати стани схеми пам’яті меншою кількістю вхідних сигналів, що надходять тільки на частину вхідних вузлів пам’яті.

Таблиця 11.9