8. Что такое статическая и динамическая составляющие мощности потребления схемы

9.За счет чего можно уменьшить потребление мощности схемой?

10.Чем отличаются ПЛМ от ПЛА?

11.Какие проекты лучше пригодны для реализации на CPLD и какие на FPGA ?

12.Чем отличается логическая ячейка ПЛИС CPLD от логич.яч.FPGA ?

13. Какой порядок задержек в ПЛИС CPLD и в микросхемах 1533-54 серий?

ВОПРОСЫ ДЛЯ тех, кто защищает работу гораздо позднее сроков – например в декабре

1) Опишите функциональную и структурную модель дешифратора 2 х4

2) Опишите функциональную и структурную модель мультиплексора 2 х 1

3)Опишите функциональную и структурную модель RS-триггера-защелки

4)Опишите функциональную модель Д- триггера с установочным входом

5)Опишите функциональную модель J-K триггера

6) Опишите функциональную модель буферного элемента с тристибильным выходом типа АП3

Вопросы и упражнения по схемотехнике для тех,кто плохо учился на 3- м курсе см в приложении Г.

Лабораторная работа № 3 Проектирование устройства управления зу на плис

Цель работы ─ реализация на ПЛИС проекта устройства управления (УУ) запоминающего устройства (ЗУ).

Приобретаемые навыки ─ умение проектировать устройства управления на ПЛИС.

Студентом при выполнении расчетного задания по верификации проектов устройств методом моделирования обычно используется тот же самый проект ЗУ, который им выполнялся на третьем курсе. Отметим, что ранее( до 200 г) управление ЗУ делалось на RC-цепочках, одновибраторах и микросхемах низкого уровня интеграции серий КР1533 и КР1554. Для реализации этого же узла управления ЗУ на ПЛИС он должен быть выполнен на синхронных схемах, поэтому задержки в блоке управления надо строить без RC-цепочек и одновибраторов. Обычно в современных проектах в схему УУ поступает тактовый сигнал. Обычно студенты на 3-м курсе УУ автономно моделируют на пакете МICROCAР.Но это не значит, что этот проект пройдет более точное моделироавание на VHDL и тем более будет правильно работать в составе общей модели ЗУ. Для обучения высокоуровневому проектированию устройств в данной работу УУ ЗУ надо представить как черный ящик ─ как автомат с заданной таблицей переходов и выходов (один из примеров приведен ниже). После этого осуществляется ввод описания автомата в графической форме (см. подсистему САПР ISE STATE CAD [1-3]) или текстом на VHDL, провести его верификацию моделированием, провести синтез устройства в базисе ПЛИС , пройти посттрассировочное моделирование и проверить работу схемы на отладочной плате.

Рекомендуется сравнить работу старого и нового варианта УУ в составе общей модели ЗУ (это задание входит в состав другого практикума ─ верификация проекта ЗУ, выполняемого параллельно с данным).

Повторяем,что как обычно, после функциональной верификации проекта УУ ЗУ как автомата проводится синтез схемы в элементном базисе ПЛИС , далее выполняется трассировка, временное моделирование и конфигурирование (программирование) ПЛИС на отладочной плате.

Определенные сложности вызывает верификация проекта на отладочной плате из-за ограниченного числа переключателей для задания значений входных сигналов (например на плате СПАРТАН-3 есть только 4 нажимных и 8 ползунковых переключателя), дребезга их контактов (не забудьте включить в проект антидребезговый узел- см. описание лаб.2), малого числа индикаторов (8 светодиодов), а также большой частоты тактового генератора (50 МГц), которая не позволяет визуально отслеживать переключения светодиодов без узла понижения частоты тактового сигнала или его реализации с помощью кнопок, управляемых вручную. Специальные отладочные средства САПР ISE ─ пакет CHIP SCOPE, имитирующий логический анализатор (см. сайт фирмы XILINX ), или использование портов платы для связи с ПЭВМ здесь не рассматриваются.

Возможны, как и в лабораторной работе №2, разные решения:

1. одну из нажимных кнопок отладочной платы (при включении в проект схем гашения дребезга контактов) можно сопоставить тактовому сигналу, три остальные ─ сигналам сброса-RST, MS, MW/MR, а выходы УУ ЗУ подключить к светодиодам С1, С2, С3 и т.д.

2. внести в проект (только для стадии физической верификации УУ на отладочной плате) дополнительную аппаратуру для понижения частоты генератора тактов, а именно, СЧЕТЧИК НА НЕСКОЛЬКО ДЕСЯТКОВ РАЗРЯДОВ, связать его с тактовым генератором, а с выхода счетчика подавать такты на УУ. В этом случае придется, наблюдая за миганием светодиода, отображающего внутренний тактовый сигнал, успевать нажимать кнопки, сопоставленные внешним сигналам УУ.

Работа рассчитана на 4 часа.