- •Введение
- •Общее представление о плис Spartan-3 с архитектурой fpga
- •Краткое описание отладочных плат Spartan-3
- •Лабораторная работа № 1 Введение в сапр ise фирмы xilinx Цель работы
- •Домашняя подготовка
- •Лабораторное задание
- •Типичные ошибки при выполнении работы
- •Простой узел типа d-триггера
- •Контрольные вопросы
- •Лабораторная работа № 2 Проектирование простого цифрового узла на плис Цель работы
- •Домашняя подготовка
- •Лабораторное задание
- •Типичные ошибки при выполнении работы
- •Примеры описаний узлов , которые можно использовать для исключения влияния дребезга контактов кнопок платы
- •Текст модели rs-триггера- защелки на языке vhdl в 9 значном алфавите приведен ниже.
- •Контрольные вопросы
- •Краткое описание архитектуры плис типа cpld.
- •8. Что такое статическая и динамическая составляющие мощности потребления схемы
- •Лабораторная работа № 3 Проектирование устройства управления зу на плис
- •Домашняя подготовка
- •Типичные ошибки
- •Пример описания устройства управления пзу
- •Внешние и внутренние сигналы модуля пзу
- •Вариант описания уу пзу как схемы, построенной на базе микросхем серии кр1533 и с использованием счетчика кр1533ие18
- •Вариант описания уу зу как автомата
- •Контрольные вопросы
- •Библиографический список
- •Дополнительная литература
- •Приложение а Типичные этапы автоматизированной разработки устройств на базе плис фирмы xilinx
- •Типичная последовательность действий пользователя в сапр плис xilinx ise при проектировании на плис типа fpga
- •Приложение б Фрагменты представлений результатов проектирования на примере проекта d-триггера
- •1.Графические и текстовые формы отчетов
- •2.Параметры проекта и настройки синтезатора
- •Приложение в Интернет-ресурсы
- •Установка ise на примере версии 13.2
- •Глава 5 Цифровые функциональные узлы
- •Глава 5 Цифровые функциональные узлы
- •Оглавление
Типичные ошибки при выполнении работы
В тесте отсутствует задержка (100 нс) на стабилизацию ПЛИС, и в начале посттрассировочного моделирования моделируемая схема не работает.
В тесте входные данные поступают одновременно с рабочим фронтом тактового сигнала (нет выполнения условий предустановки ─ удержания). Результат ─ символ «X» в диаграммах посттрассировочного моделирования (обычно выделяется красным цветом).
При синтезе в схеме получаются непредусмотренные автором проекта триггеры ─защелки (LATCH) ─возможно нарушен стиль описания комбинационных узлов [10,11]. Исключение, когда к схеме подключен для антидребезга RS -триггер.
В тесте отсутствует сигнал начального сброса ─ установки. Результат ─ появление символа «Х» во временных диаграммах.
В случае наличия в схеме управляемых тактовых сигналов или ввода тактового сигнала через обычный, а не тактовый буфер, САПР
ISE версий 10.1-12.2 дает ошибку(error). Необходимо открыть в текстовом редакторе файл ограничений- (его расширение . UCF) и вставить в его текст (в конце) новую строку , рекомендуемую в сообщении об ошибке - это текст типа NET "clk" CLOCK_DEDICATED_ROUTE = FALSE; и сохранить файл. Такие случаи имеют место например при назначении тактового сигнала на нажимную кнопку или подаче тактового сигнала через антидребезговую схему на спроектированный узел.
Пример для файла ограничений проекта триггера с одним выходом из первой лабораторной работы- начальный вариант с ошибкой при трассировке-clk назначен на кнопку L13, сообщение ISE версии 12.2
# PlanAhead Generated physical constraints
NET "clk" LOC = L13;
NET "d" LOC = L14;
NET "q" LOC = K12;
Пример подправки файла , разрешающей пропуск тактового сигнала в ПЛИС через обычный, а не тактовый буфер
NET "clk" LOC = L13;
NET "d" LOC = L14;
NET "q" LOC = K12;
NET "clk" CLOCK_DEDICATED_ROUTE = FALSE;
6. Отсутствует отчет о потребляемой мощности. Напоминаем,что различают статическую и динамическую составляющие мощности. Первая-определяется током утечки транзисторов и не зависит от частоты работы схемы ,а вторая-затратами на переключение транзисторов и емкостей и пропорциональна квадрату частоты.Максимальную частоту следует определить из отчета программы синтезатора и перед повторным запуском системы указать в файле временных ограничений проекта. Отчет формируется только при запуске опции САПР power report и для получения оценки динамической составляющей надо в проектных ограничениях(constraints) указать тактовую частоту работы схемы, если в ней есть триггера)
Примеры описаний узлов , которые можно использовать для исключения влияния дребезга контактов кнопок платы
Эти узлы рекомендуется оформлять как отдельные модули и включать наряду с проектируемым узлом в модуль проекта высшего уровня - он нужен только на стадии отладки проекта на плате!,а при моделировании и синтезе можно обойтись без него!.
Вариант 1. RS- триггер (можно взять тактируемый или не тактируемый).
На вход S подать сигнал от одной нажимной кнопки, на вход R ─ сигнал от другой нажимной кнопки. Сигнал на выходе Q будет равным «1» в течение периода времени от нажатия кнопки S и до нажатия кнопки сброса R. Выход Q поступает как тактовый сигнал в проверяемый узел.