Середовище розробки Qsys
Qsys - потужний інструмент розробки для того, щоб створювати системи, засновані на процесорах, периферійних пристроях, і блоках пам'яті. Qsys дозволяє визначити і генерувати повну "систему на кристалі" (SOPC) набагато швидше ніж вручну. Qsys включений в Quartus® II і доступний для всіх Altera® клієнтів.
Qsys дозволяє створювати проекти як засновані на процесорі NiosII, так і довільні проекти, що не містять процесор.
Qsys автоматизує завдання об'єднання компонентів апаратних засобів у велику систему. Використовуючи традиційні методи проектування (SOC), необхідно вручну написати файли HDL верхнього рівня, які пов'язують разом частини системи. Використовуючи Qsys, визначаються компоненти системи в графічному інтерфейсі користувача (GUI), і Qsys генерує логіку міжз'єднань автоматично. Qsys генерує і HDL Verilog і VHDL не віддаючи переваг. Qsys вихідні HDL файли визначають всі компоненти системи, а HDL-файл верхнього рівня з'єднує компоненти разом.
На доданок, Qsys також служить відправною точкою для моделювання системи і вкладеного створення програмного забезпечення. Qsys має особливості, що дозволяють спростити написання ПО і прискорити моделювання системи.
Архітектура Qsys систем
Qsys component (компонент) - модуль проекту, який Qsys розпізнає і може автоматично додати в систему. Qsys з'єднує безліч компонентів разом, щоб створити файл HDL верхнього рівня, названий system module (системний модуль). Qsys генерує system interconnect fabric (систему міжз'єднань), яка містить логіку управління зв'язку всіх компонентів в системі.
Компоненти Qsys - стандартні блоки system module. Компоненти Qsys використовують інтерфейс Avalon® для фізичного зв'язку між собою, і можна використовувати Qsys, щоб підключити будь логічний пристрій (або на-кристалі або поза кристала), який має інтерфейс Avalon.
Є два різних інтерфейси шини Авалон:
Avalon®, з розподіленою пам'яттю (Avalon-MM), інтерфейс використовує протокол читання/запису з таблицею адрес, який дозволяє побудувати гнучку топологію з'єднання master компонентів із slave компонентами;
Avalon Streaming (потоковий) (Avalon-ST), інтерфейс є високошвидкісним, односпрямованим, який дозволяє організувати двоточкові зв'язки між потоковими компонентами.
Компоненти Qsys можуть використовувати або Avalon-MM або Avalon-ST інтерфейси або обидва одночасно.
Приклад системи:
Рисунок 1.1 показує проект FPGA, включаючи system module Qsys і визначені користувачем логічні модулі. Користувацька логіка може бути інтегрована всередині або зовні system module. У цьому прикладі, користувальницький модуль проекту всередині system module - компонент Qsys і спілкується з іншими модулями через інтерфейс майстра Avalon-MM. Користувацька логіка поза system module пов'язана з system module через інтерфейс PIO. System module включає два компоненти Qsys з Avalon-ST джерелом і інтерфейсами зливу (приймачем потоку). Системне мsжз'єднання з'єднує всі компоненти Qsys, використовуючи Avalon-MM або Avalon-ST відповідно.
Компонент може бути логічним пристроєм, який повністю утримується в межах system module, типу компонента процесора, показаного на рисунку 1.1. Альтернативно, компонент може діяти, як інтерфейс до пристрою поза кристалом, типу DDR2 компонента на рисунку 1.1. На доданок до Avalon інтерфейсу, компонент може мати інші сигнали, які з'єднуються з логікою поза системним модулем. Сигнали-Avalon можуть забезпечити інтерфейс спеціального призначення до system module, типу PIO на рисунку 1.1.
Рисунок 1.1 Приклад проекту ПЛІС.
Визначені користувачем компоненти.
Qsys дозволяє легко наробити власних компонентів. Користувацькі компоненти можуть використовувати або Avalon-MM, або Avalon-ST інтерфейси, або обидва. З інтерфейсом Avalon-MM, обумовлена користувачем логіка повинна дотримуватися тільки простого інтерфейсу, з адресою, даними, дозволом читання і запису. З інтерфейсом Avalon-ST, визначена користувачем логіка повинна дотримуватися протоколу інтерфейсу Avalon-ST, що конфігурується.
Використовується наступний прорядок проектування, щоб інтегрувати налаштовувану логіку в систему Qsys:
Визначити інтерфейс до визначеного користувачем компоненту;
Якщо логіка компонента розташовується на-чіпі, написати файли HDL, що описують компонент або в HDL Verilog або в VHDL;
Використовувати майстер редактора компонентів Qsys, щоб визначити інтерфейс і упакувати файли HDL в компонент Qsys;
System Interconnect Fabric.
System Interconnect Fabric з'єднує всі компоненти системи Qsys. Для компонентів Avalon-MM, system interconnect fabric - сукупність сигналів і логіки, яка з'єднує майстер і підлеглі компоненти, включаючи дешифровку адреси, мультиплексування інформаційного каналу, генерацію стану очікування, арбітраж, контролер переривання, і встановлення ширини даних. Для компонентів Avalon-ST, system interconnect fabric створює двоточкові зв'язки між потоковими компонентами.