2. Процесорне ядро мк

Процесорне ядро являє собою нерозривну єдність трьох складових його технічного рішення:

1. Архітектури центрального процесора із властивим їй набором регістрів для зберігання проміжних даних, організацією пам'яті й способами адресації операндів у просторі пам'яті, системою команд, що визначає набір можливих дій над операндами, організацією процесу вибірки й виконання команд.

2. Схемотехники втілення архітектури, що визначає послідовність переміщення даних по внутрішніх магістралях МК між регістрами, арифметично-логічним устроєм і комірками пам'яті, процес виконання кожної команди.

3. Технології виробництва напівпровідникової БІС МК, що дозволяє розмістити схему тієї або іншої складності на напівпровідниковому кристалі, визначає припустиму частоту перемикань у схемі й енергію споживання.

Ці три складові нерозривно зв'язані один з одним і в остаточному підсумку визначають найважливіший параметр процесорного ядра МК – його продуктивність.

Ядро сучасних 8-розрядних МК реалізує один із двох принципів побудови МП:

• МП із CISC-архітектурою - МП із повною системою команд (Complicated Instruction Set Computer).

• МП із RISC-архітектурою - МП зі скороченою системою команд (Reduced Instruction Set Computer).

У застосуванні до 8-розрядних МК мікропроцесор з CISC- архітектурою має одно-, дво- і трибайтовий (рідко чотирибайтовий) формати команд. Вибірка команди з пам'яті здійснюється побайтно протягом декількох циклів синхронізації МК. Час виконання кожної команди з урахуванням часу вибірки становить від 1 до 10 циклів. Тривалість циклу синхронізації дорівнює періоду частоти тактування внутрішніх магістралей f_BUS. До МК із CISC-архітектурою відносяться сімейства НС05 і НС08 фірми Motorola, МК із ядром MCS-51, що було запропоновано фірмою Intel, а в цей час підтримується відразу декількома виробниками (Atmel, Philips, Dallas), МК сімейства З500 фірми Infineon і низка інших.

МП з RISC-архітектурою має формат команди фіксованої довжини (наприклад, 12 або 14 біт), вибірка команди з пам'яті і її виконання здійснюються за один цикл синхронізації МК. До МК із RISC-архітектурою відносяться МК AVR фірми Atmel, MK PIC фірми Microchip, МК фірми Scenix.

За визначенням МК із RISC-архітектурою повинні мати більш високу продуктивність у порівнянні з CISC МК при одній і тій самій частоті f_BUS, тому що перші виконують кожну команду за один такт, а останні – за декілька. Однак на практиці питання про продуктивність є значно більш складним і майже завжди неоднозначним:

• Зазначена в довідкових даних частота синхронізації звичайно відповідає частоті підключеного кварцового резонатора, f_XCLK, у той час як тривалість циклу центрального процесора визначається частотою обміну по внутрішніх магістралях адреси й даних f_BUS. Співвідношення f_XCLK і f_BUS індивідуально для кожного ядра МК. Так, для ядра Intel MCS-51 f_XCLK / f_BUS

=12, для ядра Motorola HC05 f_XCLK / f_BUS =2, для Microchip PIC16 f_XCLK / f_BUS

=4, для Scenix f_XCLK / f_BUS =1. У МК Motorola НС08 тактування здійснюється

з використанням множувача частоти й f_BUS > f_XCLK. Тому при оцінці продуктивності варто порівнювати тільки максимальну частоту тактування міжмодульних магістралей f_BUS.

• Продуктивність МП, і МК у тому числі, заведено оцінювати

кількістю операцій пересилання «регістр-регістр», які можуть бути виконані протягом однієї секунди. Для МК із RISC-архітектурою час виконання будь-якої операції становить 1/f_BUS, отже, їхня продуктивність дорівнює f_BUS оп/с. Наприклад, продуктивність PIC16 становить 5 млн оп/с, Scenix – 25 млн оп/с. У МК із CISC-архітектурою кількість циклів виконання операції «регістр-регістр» становить від 1 до 3, що знижує продуктивність.

• Однак така оцінка продуктивності є загальною. Вона не враховує особливості алгоритмів керування, використовуваних у кожній конкретній області застосування. Так, при розробці швидкодіючих регуляторів основну увагу варто приділяти часу виконання операцій множення й ділення, які потрібні при реалізації рівнянь різних передатних функцій. А при реалізації кнопкової станції кабіни ліфта варто оцінювати час виконання тільки логічних функцій, які використовуються при опитуванні клавіатури й при генерації протоколу послідовного інтерфейсу зв'язку з контролером керування руху, що оптимізує переміщення між поверхами відразу декількох кабін ліфта. У завданнях оптимального керування за таблицями, які характерні для устроїв силової електроніки, на перший план виходить можливість швидкого перебору більших таблиць даних. Тому в критичних ситуаціях, пов'язаних з вимогами високої швидкодії, варто оцінювати продуктивність на основі тих операцій, які переважно використаються в алгоритмі керування й мають обмеження за часом виконання.

• У завданнях керування об'єктом у реальному часі існує ще один дуже важливий фактор продуктивності, що ніяк не відображається кількістю операцій за секунду. Це час переходу на підпрограму переривання за запитом зовнішнього устрою або периферійного модуля. У процесі переходу на підпрограму переривання кожний МК повинен розпізнати запит на переривання, дочекатися завершення виконання поточної команди, зберегти значення програмного лічильника PC і деякі регістри центрального процесора в стеці, завантажити вектор переривання, виконати деякі допоміжні команди й лише потім почати виконання алгоритму обслуговування устрою, що викликало це переривання. Сумарний час переходу на підпрограму переривання визначається архітектурою процесорного ядра МК і частотою його тактирування.