15.2 Узагальнена архітектура процесорів сімейства dsp563xx
Вхідний контроль:
Які операції цифрової обробки сигналів є найпоширенішими?
В який спосіб сприяє гарвардська архітектура підвищенню продуктивності процесорів?
Поясніть, як сприяє режим ПДП підвищенню швидкості обміну даними поміж МПС та периферійними пристроями?
Процесори DSP563ХХ використовуються в мобільному зв’язку, цифрових системах комутації, пристроях оброблення мовного сигналу, тонального набору, цифрових телевізійних- та радіосистемах, диктофонах, локальних мережах, портативній техніці, відеотелефонах, цифрових фільтрах, аналізаторах спектру, криптографії, системах керування, навігаційному обладнанні, супутниковому зв’язку, розпізнаванні образів тощо. DSP563XX побудовані за гарвардською архітектурою і мають середню швидкодію 80 MIPS.
Периферія вміщує 8-бітний паралельний хост-інтерфейс, 32-бітний універсальний хост-інтерфейс, два розширені синхронні послідовні інтерфейси – ESSI1 та ESSI0, послідовний комунікаційний інтерфейс SCI, модуль таймера. На кристалі є вбудовані співпроцесори:
фільтр-співпроцесор FCCP (Filter Сo-Processor), який зреалізовує алгоритми фільтрації;
Вітербі-співпроцесор VCCP (Viterbi Co-Processor), який зреалізовує алгоритм задля відновлення з максимальною вірогідністю сигналу зі спотвореннями, наприклад GSM;
співпроцесор циклічного коду CCOP (Cyclic-code Co-Processor), який зреалізовує кодування та декодування даних, генерування коду парності та контролю.
Підсистема пам’яті – ОЗП програм, кеш інструкцій, ОЗП даних Х, ОЗП даних Y – може бути сконфігурована в чотири способи і вміщує також ПЗП програм з організацією 6144х24, ПЗП даних Y – 3072х24, ПЗП, яке завантажує програми з зовнішньої пам’яті – 192х24.
Узагальнену архітектуру процесорів сімейства DSP563ХХ подано на рис. 15.2.
Сімейство DSP 563ХХ вміщує нове ядро, базоване на новітніх технологіях, які зумовили низьку вартість, низьке енергоспоживання, високу ефективність мікропроцесорів. За рахунок включення кеша команд обсягом 1Кх24 процесори допускають підключення повільної зовнішньої пам’яті при зберіганні такої самої ефективності. Продуктивність процесора лінійно залежить від частоти генератора. На кристалі ВІС розміщено синтезатор частоти, порт налагоджування JTAG, потрійний таймер, host-інтерфейс (НІ) для
Рисунок 15.2 – Узагальнена архітектура процесорів сімейства DSP563ХХ
побудови багатопроцесорних систем, розширені синхронні послідовні інтерфейси ESSI0 та ESSI1, контролер кеша, послідовний комунікаційний інтерфейс SCI, пристрій керування потужністю, шестиканальний контролер ПДП (DМА Data Bus) контролер переривань для оброблення переривань у режимах MODA, MODB, MODC, MODD.
До архітектури процесорів сімейства долучено додаткову шину даних DDB (DMA Data Bus), що дозволяє за допомогою контролера ПДП передавати блоки інформації, не уповільнюючи роботу процесора.
Сімейство DSP563ХХ підтримує промислові стандарти щодо комп’ютерної техніки, мікропроцесорів, DSP та контролерів ПДП.
32-розрядна шина хост-інтерфейса (НІ) зреалізовує три класи інтерфейсів: шини РСІ, універсальну шину, порт введення-виведення загального призначення.
Сімейство DSP563ХХ має продуктивність 66/80/100 MIPS на частотах відповідно 66/80/100 Мгц.
Контрольні запитання:
Які співпроцесори вбудовуються у кристали сигнальних процесорів сімейства DSP563ХХ фірми Motorola?
В який спосіб пов’язані в архітектурі сигнальних процесорів наявність пам’яті програм, пам’яті Х та Y ОЗП, окремих шин до цих видів пам’яті з можливістю виконувати в одній команді операції та кілька пересилань?
У яких областях телекомунікацій використовуються DSP?
Контрольні запитання підвищеної складності:
Як здійснюється тестування сигнальних процесорів відповідно до стандарту ІЕЕЕІІ49.1 через JTAG-порт?
З якою метою на кристалі DSP563ХХ розташовується синтезатор частоти?