Задание №8

Уровень I (0 – 5 баллов)

Интерфейс устройства

Компаратор содержит асинхронный вход сброса Res, тактовый вход Clk, вход разрешения сравнения Enable, входы операндов Operand1 [...] и Operand2 [...], выход условия не равно Neq, выход условия первое больше или равно Greq, выход условия первое меньше или равно Leeq.

Разрядность входных операндов Operand1 [...] и Operand2 [...] компаратора задаётся как статический параметр, значение которого должно быть не менее 4.

Алгоритм работы

Если на входе Res удерживается низкий уровень сигнала, то на выходах компаратора устанавливается низкий уровень сигнала (независимо от состояния остальных входов).

Если на входах Res и Enable удерживается высокий уровень сигнала, то компаратор осуществляет сравнение чисел, поступающих на его входы, по заднему фронту импульса Clk. В результате сравнения на выходе, для которого выполнилось условие сравнения, устанавливается высокий уровень сигнала. В случае, когда на вход Enable подается низкий уровень, все выходы компаратора переводятся в Z-состояние.

Уровень II (5 – 10 баллов)

Интерфейс устройства

Компаратор должен дополнительно содержать вход Inv, который инвертирует каждый бит каждого из входных операндов перед операцией сравнения.

Алгоритм работы

Если на входе Inv удерживается низкий уровень сигнала, то данные в компаратор поступают без инверсии.

Если на входе Inv удерживается высокий уровень сигнала, то каждый бит данных инвертируется.

Уровень III (10 – 15 баллов)

Интерфейс устройства

Дополнительно компаратор содержит выход анализа операндов Even_Odd [...], разрядностью 2.

Алгоритм работы

После выполнения операции сравнения на этом выходе устанавливается значение в соответствии со следующими правилами:

- 00, если оба входных операнда чётные;

- 11, если оба входных операнда нечётные;

- 10, если значение на входе Operand1 [...] нечётное;

- 01, если значение на входе Operand2 [...] нечётное;

Уровень I (0 – 5 баллов)

Интерфейс устройства

Регистр содержит асинхронный вход сброса Res, асинхронный вход установки Set, вход разрешения записи Write, вход разрешения чтения Read, вход данных Data [...], выход данных Result [...].

Разрядность входного Data [...] и выходного Result [...] сигнала данных регистра задаётся как статический параметр, значение которого должно быть не менее 4.

Алгоритм работы

Если на входе Res удерживается низкий уровень сигнала, то на выходе регистра устанавливается низкий уровень сигнала (независимо от состояния остальных входов).

Если на входе Set удерживается низкий уровень сигнала, то на выходе регистра устанавливается высокий уровень сигнала (независимо от состояния остальных входов).

Если на входах Res и Set одновременно удерживается низкий уровень, то выход регистра переходит в Z-состояние.

Если на входах Res и Set удерживается высокий уровень сигнала, то запись данных в регистр осуществляется по переднему фронту импульса на входе Write.

Если на входах Res, Set и Read удерживается высокий уровень сигнала, то осуществляется чтение данных из регистра. Если на входе Read удерживается низкий уровень сигнала, то и на каждом из выходов регистра устанавливается низкий уровень сигнала.

Уровень II (5 – 10 баллов)

Интерфейс устройства

Регистр должен дополнительно содержать вход Inv, который инвертирует каждый бит входных данных перед записью в регистр.

Алгоритм работы

Если на входе Inv удерживается высокий уровень сигнала, то данные в регистр записываются без инверсии.

Если на входе Inv удерживается низкий уровень сигнала, то каждый бит данных инвертируется.

Уровень III (10 – 15 баллов)

Интерфейс устройства

Дополнительно регистр содержит вход Check и выход Parity контроля чётности хранимых данных.

Алгоритм работы

Если на входе Check удерживается высокий уровень, то на выходе Parity устанавливается высокий (если количество единичных разрядов для хранимых в регистре данных нечётно) либо низкий (если количество единиц чётно) уровень.

Низкий уровень на входе Check никак не влияет на работу регистра, а выход Parity в этом случае переводится в Z-состояние.