Задание №14

Уровень I (0 – 8 баллов)

Интерфейс устройства

Делитель содержит асинхронный вход сброса Res, асинхронный вход установки Set, счётный вход Clk, выход Dev.

Значение коэффициента деления N задается как статический параметр и должно быть не менее 9.

Алгоритм работы

Если на входе Res удерживается низкий уровень сигнала, то на выходе делителя устанавливается низкий уровень сигнала (независимо от состояния остальных входов).

Если на входе Set удерживается низкий уровень сигнала, то на выходе делителя устанавливается высокий уровень сигнала (независимо от состояния остальных входов).

Если на входах Res и Set одновременно удерживается низкий уровень, то выход делителя переходит в Z-состояние.

Если на входах Res и Set удерживается высокий уровень сигнала, то делитель осуществляет насчёт импульсов, поступающих на его счётный вход, по переднему фронту, формируя один импульс на выходе на каждые N входных импульсов. Длительность высокого уровня в сформированном импульсе составляет половину периода тактового сигнала.

Уровень II (8 – 15 баллов)

Интерфейс устройства

Дополнительно делитель содержит вход установки коэффициента деления Koef [...], разрядность которого должна быть не менее 4, и вход загрузки коэффициента деления Load.

Алгоритм работы

Если на входе Load удерживается низкий уровень, то в делитель загружается значение коэффициента деления, получаемого со входа Koeff [...], при этом на выходе делителя удерживается высокий уровень сигнала и он не осуществляет насчёт импульсов.

Высокий уровень на входе Load никак не влияет на работу делителя.

Уровень I (0 – 5 баллов)

Интерфейс устройства

Регистр содержит асинхронный вход сброса Res, асинхронный вход установки Set, вход разрешения записи Write, вход разрешения чтения Read, вход сдвига данных Sh, вход данных Data [...], выход данных Result.

Разрядность входного сигнала данных Data [...] регистра задаётся как статический параметр, значение которого должно быть не менее 4.

Алгоритм работы

Если на входе Res удерживается низкий уровень сигнала, то на выходе регистра устанавливается низкий уровень сигнала (независимо от состояния остальных входов).

Если на входе Set удерживается низкий уровень сигнала, то на выходе регистра устанавливается высокий уровень сигнала (независимо от состояния остальных входов).

Если на входах Res и Set одновременно удерживается низкий уровень, то выход регистра переходит в Z-состояние.

Если на входах Res, Set и Write удерживается высокий уровень сигнала, то запись данных в регистр осуществляется по переднему фронту импульса на входе Sh. Если на входе Write удерживается низкий уровень, то в регистр записывается 0.

Если на входах Res, Set и Read удерживается высокий уровень сигнала, то осуществляется чтение данных из регистра. Если на входе Read удерживается низкий уровень сигнала, то на выходе регистра устанавливается низкий уровень сигнала.

Уровень II (5 – 10 баллов)

Интерфейс устройства

Регистр должен дополнительно содержать вход Inv, который инвертирует каждый бит входных данных перед записью в регистр.

Алгоритм работы

Если на входе Inv удерживается высокий уровень сигнала, то данные в регистр записываются без инверсии.

Если на входе Inv удерживается низкий уровень сигнала, то каждый бит данных инвертируется.

Уровень III (10 – 15 баллов)

Интерфейс устройства

Дополнительно регистр содержит вход Check и выход Parity контроля чётности хранимых данных.

Алгоритм работы

Если на входе Check удерживается высокий уровень, то на выходе Parity устанавливается высокий (если количество единичных разрядов для хранимых в регистре данных нечётно) либо низкий (если количество единиц чётно) уровень.

Низкий уровень на входе Check никак не влияет на работу регистра, а выход Parity в этом случае переводится в Z-состояние.