Задание №10

Уровень I (0 – 5 баллов)

Интерфейс устройства

Преобразователь содержит асинхронный вход сброса Res, вход разрешения преобразования Enable, вход загрузки данных Load, вход данных BinCode [...], выход 7SegCode [...].

Разрядность входного сигнала BinCode [...] задается как статический параметр, значение которого равно 4.

Разрядность выходного сигнала 7SegCode [...] задается как статический параметр, значение которого равно 7.

Алгоритм работы

Если на входе Res удерживается низкий уровень сигнала, то на выходе преобразователя устанавливается низкий уровень сигнала (независимо от состояния остальных входов).

Если на входах Res и Enable удерживается высокий уровень сигнала, то преобразователь осуществляет преобразование двоичного кода, поступающего на его вход данных по переднему фронту импульса Load. В случае, когда на вход Enable подается низкий уровень, все выходы преобразователя переводятся в Z-состояние.

Уровень II (5 – 10 баллов)

Интерфейс устройства

Преобразователь должен дополнительно содержать вход Inv, который инвертирует каждый бит выходного кода.

Алгоритм работы

Если на входе Inv удерживается высокий уровень сигнала, то выходной код устанавливается без инверсии.

Если на входе Inv удерживается низкий уровень сигнала, то каждый бит выходного кода инвертируется.

Уровень III (10 – 15 баллов)

Интерфейс устройства

Дополнительно преобразователь содержит вход Check и выход Parity контроля чётности семисегментного кода.

Алгоритм работы

Если на входе Check удерживается низкий уровень, то на выходе Parity устанавливается высокий (если количество единичных разрядов в выходном коде нечётно) либо низкий (если количество единиц чётно) уровень.

Высокий уровень на входе Check никак не влияет на работу преобразователя, а выход Parity в этом случае переводится в Z-состояние.

Уровень I (0 – 5 баллов)

Интерфейс устройства

Регистр содержит асинхронный вход сброса Res, асинхронный вход установки Set, вход разрешения записи Write, вход разрешения чтения Read, вход сдвига данных Sh, вход данных Data, выход данных Result.

Алгоритм работы

Если на входе Res удерживается низкий уровень сигнала, то на выходе регистра устанавливается низкий уровень сигнала (независимо от состояния остальных входов).

Если на входе Set удерживается низкий уровень сигнала, то на выходе регистра устанавливается высокий уровень сигнала (независимо от состояния остальных входов).

Если на входах Res и Set одновременно удерживается низкий уровень, то выход регистра переходит в Z-состояние.

Если на входах Res, Set и Write удерживается высокий уровень сигнала, то запись данных в регистр осуществляется по заднему фронту импульса на входе Sh. Если на входе Write удерживается низкий уровень, то в регистр записывается 0.

Если на входах Res, Set и Read удерживается высокий уровень сигнала, то осуществляется чтение данных из регистра. Если на входе Read удерживается низкий уровень сигнала, то на выходе регистра устанавливается низкий уровень сигнала.

Уровень II (5 – 10 баллов)

Интерфейс устройства

Регистр должен дополнительно содержать вход Inv, который инвертирует каждый бит входных данных перед записью в регистр.

Алгоритм работы

Если на входе Inv удерживается низкий уровень сигнала, то данные в регистр записываются без инверсии.

Если на входе Inv удерживается высокий уровень сигнала, то каждый бит данных инвертируется.

Уровень III (10 – 15 баллов)

Интерфейс устройства

Дополнительно регистр содержит вход Check и выход Parity контроля чётности хранимых данных.

Алгоритм работы

Если на входе Check удерживается низкий уровень, то на выходе Parity устанавливается высокий (если количество единичных разрядов для хранимых в регистре данных нечётно) либо низкий (если количество единиц чётно) уровень.

Высокий уровень на входе Check никак не влияет на работу регистра, а выход Parity в этом случае переводится в Z-состояние.