1.14 Сурет. Валидация және верификация процесстерінің әрекеттестігі
Верификация және тестілеу стратегияларының, time-to-market параметрін қысқартуға бағдарланған, технология қосымшалары үшін әртүрлі модельдері бар. Верификацияның итеративті процесі өнім спецификациясынан алынған HDL-жүйелік деңгей моделінің қателерін жөндеуге бағдарланған (1.15 сурет). Ақырғы қорытынды netlist немесе регистрлық деңгейдің HDL-моделі. Келесі итеративті процесс – жобаны силиконды кристаллға синтездеу және имплементациялау. Мұндағы тестілеу бағдарламаланған логика микросхемасында регистрлік немесе вентильдік суреттеу деңгейіне HDL-моделінің аппаратты имплементациясының орындылығын тексереді. ASIC кристаллдары үшін мұндай технология орынсыз, себебі осындағы қатені қайта бағдарламалау миллион долларға дейін тұратын болады.
Келтірілген анықтамалар мен түсіндірмелерді ескере отырып, жобаның бағдарламалық кезеңіндегі макропроцесс немесе орта моделінің верификациясы функционалдық толықтық немесе тест сапасын анықтау метрикасы мен Testbench бірге қолдану және ассерция механизмі күйіндегі код артықшылығын қолдану арқасында жылдық өнімнің шығыс деңгейін арттыру мен өнімді жасау уақытын азайтуға бағытталған.
1.15 сурет. Жобаны жасау стратегиясы
HDL-моделді верификациялау және тестілеу инфрақұрылымы 1.16 суретте келтірілген. Онда жоғарғы деңгейдің формалды тілінде суреттелген жоба спецификациясы функционалдық жабу түріндегі тест сапасын бағалау метрикасын құру, жобаның HDL-модельдері, эталонды реакциялы – Testbench, басты модельге қосымша болатын, жоба дұрыстығы мен тексеруін тездету үшін қажетті, ассерционды құрылым үшін бастапқы ақпарат болып табылады.
1.16 Сурет. Жобаны верификациялау ортасы
Верификация ортасы модельдеу жүйесімен, тестілеу блогымен (Testbench), ассертация механизмімен (Assertion Engine) және VHDL, Verilog, System Verilog тілдеріндегі модельдің жүйелік кодымен көрсетіледі. Testbench модулі, параметрлері функционалдық жабу себетінде анықталатын, функционалдық тексеруге бағдарланған, HDL-тілдерінде жазылған, кіріс стимулдары мен олардың эталондық реакцияларын береді. Ассерция механизмі жүйелік кодтағы тестілеу, верификациялау, диагностикадан өткізу және жобалау қателерін жөндеуді тездету үшін арналған және кіріс-шығыс пікірімен берілген, жоба күйінің уақыт пен кеңістік бойынша ішкі тексеруі бөлігінде модельді артықшылық Testbench-ты толықтырушы. Ассерцияларды тек спецификациясы бойынша ғана емес, HDL-моделі бойынша, керексіз құрылымдарды алып тастап, ал қалғанын ассерция пішініне түрлендіріліп, генерацияланыла алады. Сонымен бірге ассерцияда модельдеу процесінде идентификациялана алмайтын бағдарламалық HDL-модельдерінің қателіктерін қайталау мүмкіндігі бар.
Ассерция механизмімен басқа верификация мен диагностикадан өткізу орталарының компоненттері жеңілдетілген әрекеттестік құрылымы 1.17 суретте келтірілген. Testbench өзімен кіріс және шығыс реакциялары түріндегі жобалау объектінің эталондық моделі ретінде көрсетеді. Жиі Testbench орнына верификациялық моделі (MUV – Model Under Verification) тексерілетін басқа компанияның тексерілген және қол жетімді моделі қолданылады. Бұл жағдайда кіріс реттілігінің генераторы немес шығыс реакцияларсыз Testbench қажет. Ассертация механизмінің блогы верификацияланатын модель, Testbench үшін қондырма және экспериметалды тексерудің, мына жерде ол ассертация векторы ретінде көрінеді, екілік векторын қалыптастыру мақсатында модельдеу қорытындаларын салыстыру үшін қызмет етеді.
Ассерциондық операторлар Testbench немесе MUV бағдарламаларының денелерінде бола алса да, олар айтылып кеткен бағдарламалардың меншігі емес. Assert-операторлар бөлек және MUV модельдеуімен параллельді жүргізіледі, сондықтан олар жобаның HDL-моделінің қызмет істеуіне әсер етпейді. Одан басқа ассерциялар синтезделмейді және өзінің жұмыс істеуін жүйелік кодты дұрыстағаннан кейін тоқтатады. Шартты команда түріндегі HDL-тілдерінде операторларының аналогтары бола отырып, assert-операторлар модельдеу процесін жалғастыру, тоқтату немесе бағдарламалық кодтың басқа фрагментінің анализін орындауға ауысу жайлы шешімдерді қабылдау мақсатында, эталонды және бағдарламаланатын модельдердің техникалық күй компоненттерін салыстыру үшін арналған
