1.5 1. SoC жобалауы мен верификациясының тілдері.

Жүйені жобалаудың әр түрлі аспектілері үшін әр түрлі тілдер жүзеге асырылды. C/C++ кірістірілген жүйелердің бағдарламалық қамсыздандыруын жүргізуде айрықша басымдылықпен қолданылды.

HDL - тілдері аппаратураны сипатту үшін, VUDL және Verilog сандық сұлбаларды жобалау мен синтездеуде пайдаланылды.

Vera және e тілдері мамандандырылған күрделі интегралды сұлбаларды (ASIC) функционалды верификациялауға арналды. Жаңа System Verilog тілі жүйелік жобалаудың апаратты-бағытталған типті тапсырмаларын шешуге арналған, Verilog тілінің қосымша нұсқасы болып табылады. Matlab аймағы, SPW және System Studio тілдері мен құрал-саймандары сандық сигналдарды түрлендіру алгоритмдерін жүргізу мен жүйелік талаптардың жиындары үшін қолданылады. 1.10 суретте жүйелік жобалауда қолданылатын тілдердің аймағы көрсетілген.

1.10 сурет. Жүйелік жобалауда қолданылатын тілдердің аймағын салыстыру

SystemC- ESL-деңгейіндегі (Open SystemC Imtiativ (Electronic System-Level), C/C++ тілін қолданушы өндіруші мамандар үшін SoC-құрылғыларының жобалануын қамтамасыз етуге арналып жасалған. SystemC мен IEEE Std. 1666-2005 SystemC (Open SystemC Imtiativ (OSCI)) стандарттары - бұл жобалаудың және верификацияның біріңғай тілі болып табылады. Ол архитектуралық және басқа жүйелік дәрежедегі моделдердің атрибуттарын C++ тілінің бастапқы ашық кодты формасында көрсетуге мүмкіндік береді.

Бұл аппараттарды және бағдарламалық қамсыздандыруды жүйелік деңгейде жобалауды ұсынады. Сонымен қатар, RTL-жобасымен бірлескен верификациясын жүзеге асырады. Сипаттаудың жоғарғы дәрежесі, RT- деңгейіне қарағанда, архитектуралардың компромиссті шешімдерінің жылдам және нәтижелі түрде тексерілуін камтиды. Оған қоса, жүйелік архитектурасы және басқа жүйелік атрибуттарды анықтауда, нақты уақыт параметрлерін немесе RTL-сұлбаларының сыртқы контактілерінің орналасуын қолдануға қарағанда әлдеқайда жылдам орындалады. System Verilog- (HDVL) аппаратурасын анықтау мен сипаттаудың бірінші тілі және ол IEEE 1364 Verilog-2001[12] стандартының кеңейтілуі болып табылады және жобалаушы шиналардың артық жүктелуімен, вентильдердің үлкен сандарынан тұратын жобалаудың өнімділігін айтарлықтай арттыруға мүмкіндік береді.

IEEE Std. 1800-2005[11] стандарты System Verilog тілін көрсетеді, ол SoC жобалауының, мінездемелік сипаттамасынан бастап, GDSII - сипатына дейінгі үзіліссіз үрдістерін жүзеге асыруға арналған. Дегенмен, System Verilog TLM- модельдерін жасауды да қолдайды. SystemC мен System Verilog арасында верификация ерекшеліктеріндің осылайша сәйкестенуі, жүйелік деңгей мен кристалдарды жүзеге асырудың арасындағы байланыстардың негізі болып табылады. System Verilog's Direct Programming Interface (DPI) үлгісі C/C++ SystemC функцияларын шақырады, және керісінше, Verilog - модельдерін System Verilog және SystemC блокарымен бірлескен модельдеуін жүргізеді. System Verilog Constraint Random Generation, Assertion Based Verification және Coverage Driven Verification-ды қолдана отырып, толық верификациялау аймағын қолдайды. Ол HW -жобалауы мен верификацясы үшін де қолданылуы мүмкін. System Verilog Verilog or VHDL TesTBench (TB) аймағының бөлігі, жобаның немесе сыртқы модульдердің бөлігі болуы мүмкін. Мысалы, жобалаушы ағымдағы ТВ үшін верификацияның толық аймағына рұқсатнамасыз-ақ System Verilog Random кебір ерекшеліктерін қоса отырып, Random Generation мүмкіндіктерін қолдана алады. Осылайша, жобалаушылар-инженерлер де шиналардың немесе протоколдардың дұрыс верификациясын алу үшін, кристалл симуляторының толық бөлігі ретінді бірнеше ассерцияларды кіріктіре алады.

e тілі - алғашқы коммерциялық верификация тілі. Yoav Hollander мен Amos Noy өндірушілерімен құрылды. Бұл тілдің пайла болуынының негізгі идеясы- жоба спецификациясының жасалуын, оның тестіленуі мен верификациясын қамтамасыз ету. е тілімен жұмыс жасауда Verisity бірлестігімен компиляторы мен debugger -ді қамтитын Specman құралы дайындалды. е тілі сонымен қатар, testbench жобасын жасауда қолданылады, ол кезде Specman құралы HDL-кодты модельдеу амалына жалғануы қажет. Кейін Verisity бірлестігін Cadenсе фирмасы сатып алады да, Specman құралын Cadenсе фирмасымен жүзеге асырылатын Incisive верификациясының күрделенген пакеттерінің құрамына кіріктіріледі. е тілі -жалған кездейсоқтық генераторлары, тестер генераторлары мен модельдеудің нәтижелерін тексеру мүмкіндігі енгізілген ең бірінші тіл болып табылады. Ол testbench сипаттамасын бір тілде жүргізуге мүмкіндік берді. е тілі жаңа жобалау концепциясын - Aspect Oriented Programming (AOP) туғызды. Бұл қолданушыларға кодтарға қосымша функцияналданушы және функцияналдауды қайта орындаушы тұрақтылармен толықтырып, кодтың кеңейтілуіне мүмкіндік берді. object oriented пен Aspect oriented технологияларының неізгі айырмашылығына

Vera верификациялау тілі- ASIC- жобаларының ішкі верификациясы үшін қолданылатын, Sun Micro System бірлестігінің тудырған өнімі. Кейін VERA компиляторымен VERA тілі System Science фирмасына сатылып, соның салдарынан Synopsys бірлестігіне көшеді. Қазіргі таңда, Synopsys бірлестігісVCS компиляторымен қолданатын, Vera тілінің жаңа нұсқасын - Open Vera -ны шығарды.

System Verilog верификациясының әдіснамасы барлығы бірігіп немесе жеке-жеке қолданылатын блоктардың 3 типіне негізделеді. 1) тесттер генерациясының жалған кездейсоқтық тізбегімен (constrained - random -CR) автоматты генерацияланушы сценарийін қолданатын жоба. 2) Check. Операцияны дұрыс верификациялау пәніне негізделіп, жобаның функционалды әрекеті мен шығыс мәліметтерін (scoreboard) тексеру. 3) Measure. Верификация үрдісінің орындалуың генерациясы мен талдануы кезінде кері байланыс орнатуға арналған функционалды төсемдерінің метрикасы. Модельдеу, ретке келтіру мен төсемдерін бағалау үрдістерінен тұратын верификация әдістерін қолдануды - Coverage Driven Verification деп атаймыз.