1.6. SoC жүзеге асыру технологиялары бойынша қорытындылар

1. Адам әрекетінде қолданылатын миллиардтаған шағын коммуникациялық, есептеу өнімдері мен жадтары, пакеттегі (кристаллда) сандық жүйелердің электр технологиялар нарығында, жақын бес жылдың ішінде толық басып алғаны жайлы қорытынды жасауға мүмкіндік береді. SoC-ны Sip-қа өзгертудің даму жолы - бар кристаллдағы сандық жүйелерді тестілеу технологияларының жаңа конструктивті буынға, пакеттегі сандық жүйелерге, бейімделуі үшін жақсы мысал болып табылады.

2. Электронды технологиялар нарығы үшін, технологияларды, модельдерді және HDL-тілдері (Verilog, System Verilog) мен ассерция механизмі түріндегі стандарттары тестқа жарамды жобалаудың бағдарламалық өнімдері негізінде пакеттегі (кристаллдағы) сандық өнімдерді жүйелік жобалау әдістерін құру актуалды проблема болып табылады.

3. Аспапты суреттеу тілдерінің салыстырмалы сипаттамалары келтірілген. Verilog тілі - IEEE 1500 стандарты, testbench-технологиясы, кристаллдағы сандық жүйелердің синтезі мен имплементациясы негізіндегі функционалдық компоненттер мен диагностикалық қызмет көрсету инфрақұрылымын эффетивті сипаттау үшін арналған. System Verilog тілі – SoC функционалдық спецификациялар мен жобаның верификациялауымен жалғасатын, ассерционды артықшылықтарды суреттеуге керек.

4. Жазушылардың көзқарасы бойынша, HDL- тілдерді зерттеу және қолдану аймағындағы, ең маңызды және актуалды мәселелер тұжырымдалған: 1) Аспапты сипаттау тілдерінің синтаксистік және семантикалық ерекшеліктерінің айырмашылықтары мен жіктелуі. 2) Негізгі функционалдыққа қосымша ретіндегі тестқа жарамды жобалаудың IEEE стандарттарына негізделе отырып пакеттегі сандық жүйелерге сервисты қызмет көрсетудің иерархиялық инфрақұрылымының жүйелік сипаттамасы. 3) Тестілеу, верификациялау және HDL-кодтағы қателерді жөндеу үшін жүйелік модельдер мен технологияларды құрастыру және суреттеу. 4) Верификациялау және сандық өнімдерді синтездеу, сонымен қатар SiP компоненттері: жад, логика, бағдарламалық және басқарушы модульдер үшін алдығы компаниялардың жүйелік блоктарын эффективті қолдану.

1.7. SoC компоненттерінің hdl-модельдерін верификациялау және тестілеу

1.7-1.12 бөлімшесінде ассерция механизмі мен тестқа жарамды жобалаудың бірге қолданылуына негізделген HDL-модельдерінің қателіктерін жөндеу мен диагностикалау үшін сандық жүйелерді верификациялау мен тестілеу технологиялары келтірілген. Келтірілген модельдер мен әдістер кристаллдағы сандық жүйелердің жобаланған компоненттерінің сапасын арттыруға және жасау уақытын азайтуға мүмкіндік береді.

Cadence, Synopsys, Mentor Graphies сияқты ғаламның алдағы компаниялары іс жүзінде автоматтауға бағынбайтын кристаллдағы сандық өнімдерді құрудың жүйелік деңгейіне көп уақыт бөледі. Мұнда бағдарламалық кодты дұрыстау процессіне time-to-market деп анықталатын жалпы уақыттың 70%-ына дейін жоғалады. Кристаллдағы сандық система жобаланатын компоненттерінің сапасын (yield) айтарлықтай арттыруға және модельдеу ортасы, ассерция механизмі мен HDL-бағдарламасының логикалық құрылымының тестқа жарамды анализін қолдану жолымен әзірлеу уақытын (timt-to-market) азайтуға бағдарланған жүйелік HDL-модельдерді верификациялау мен тестілеу технологиялары ұсынылады.

Технология, синтезделген логикалық тестқа жарамдылық функциялары көмегімен анықталатын, ассерционды артықшылық бағдарламалық моделінің сыни нүктелеріне енгізу жолымен, жасаушыға қолайлы уақыт ішінде, бағдарламалық HDL-кодта қателерді берілген тереңдікпен іздеуді жүзеге асыруға мүмкіндік береді. Ақырғылары дизъюнктивті нормалы пішін синтезі жолымен бағдарламалық код сапасын анықтайды, ол үшін Квайн бойынша баға - компонент немесе бағдарламаның, операторлар реттілігімен көрсетілген, тестқа жарамдылық мөлшерлі сипаттамасын қалыптастырады. Hardware design and test- те қолданылатын тестқа жарамдылық (бақылаушылық және басқарушылық) критерийлері бағдарламалық код сапасын бағалау үшін оны жақсарту мен семантикалық қателерді эффективті диагностикадан өткізу мақсатында қолданылады.

Мақсаты – ассерция механизмі мен IEEE 1500 стандартындағы тестқа жарамдылық жобалаудың технологияларының бірге қолданылуы, бағдарламаның транзакциялық кескінін синтездеу жолымен HDL-модельдерінің қателіктерін жөндеу мен диагностикадан өткізу үшін сандық жүйелердің тестілеу және верификациялау технологияларын жақсарту.

Зерттеу мәселелері: 1. Кристаллдағы сандық жүйелерді құру үшін жүйелік HDL-модельдері үшін верификациялау мен жобалаудың тестқа жарамды технологияларының жіктелуі. 2. Бағдарламалық HDL-кодты тексеруге IEEЕ 1500 стандартындағы технологияларға бейімделу ретінде ассерцияларды қолдану негізіндегі жүйелік HDL-модельдің верификациялауы мен тестілеуінің жалпы моделін жасау. 3. Тестқа жарамды логикалық функциялар синтезі негізіндегі HDL-модельдердің тестқа жарамдылығын бағалау метрикасын жасау. 4. Дискретті косинусты түрлендіргіш фильтрінің IP-core верификациясы үшін ассерция модельдерін қолдану. 5. Іс жүзіндегі қорытындылар мен келесі зерттеулер.

Зерттеу көздері: 1. Тестті құру технологиялары мен құралдары және testbench [22-23] жұмыстарда келтірілген. 2. Ассерция механизмі негізіндегі жүйелік модельдерді верификациялау әдістері және модельдер [24-27] басылымдарда көрсетілген. Бағдарламалық өнімдердің тестқа жарамдылық жобалауы ІЕЕЕ стандарттарын [28-30], сонымен бірге жүйелік HDL-модельдердің тестқа жарамдылық анализі мен верификациясы үшін инновациялық шешімдерді [31-38] қолданады.