Роз'яснити послідовність виконання розробки і впровадження до виробництва комп'ютерних апаратних засобів.
Роз'яснити призначення і функції апаратури керування тактовими імпульсами в пліс Віртекс фірми Xilinx
Білет №8
Подати типову структуру системи на кристалі та роз’яснити її.
Пояснити призначення, апаратний склад і функції апаратного емулятора ПЛІС проектів XSA-100 від фірми XESS
Ідентифікувати, прокоментувати (після позначень --) і роз’яснити функцію наданого фрагменту процесу, що належить VHDL моделі чотирьохбітового процесора «Гном».
PROCESS (curr_st,curr_carry,curr_zero,curr_ir)
BEGIN
sel_data_ram <= '0';
read <= '0';
write <= '0';
ld_ir <= '0';
ld_ir_lsn <= '0';
inc_pc <= '0';
jump_pc <= '0';
alu_op <= "000";
CASE curr_st IS
WHEN FETCH =>
sel_data_ram <= '0'; -- вибрати пам’ять інструкцій (ROM)
read <= '1'; -- читати з пам’яті інструкцій (ROM)
ld_ir <= '1'; -- завантажити інструкцію до регістру інструкцій
inc_pc <= '1'; -- збільшити на один програмний лічильник
-- і отримати адресу наступної інструкції
next_st <= DECODE; -- визначити за наступну фазу фазудекодування
-- поточної машинної інструкції
WHEN DECODE =>
-- наступна, друга за чергою фаза декодування інструкцію;
-- Цю фазу використовують для читання з пам’яті даних операнда
Роз’яснити особливості ПЛІС Xilinx Віртекс-2, що стосуються режимів конфігурування та зворотнього читання конфігурації.
Білет №9
Розпізнати і прокоментувати надану структуру.
Ідентифікувати невідомий пристрій за наступною VHDL моделлю. Подати RTL схему синтезованого пристрою і коментарі до фрагмента (після позначень --).
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY (x_device IS
PORT ( CI: IN STD_LOGIC; -- вхідний перенос
A, B: IN STD_LOGIC; -- входи бітових доданків
SUM: OUT STD_LOGIC; -- вихід однорозрядної суми
CO: OUT STD_LOGIC); -- вихідний перенос
END x_device;
ARCHITECTURE behav OF x_device IS
BEGIN
SUM <= A XOR B XOR CI; -- сума
CO <= (A and B) or (A and CI) or (B and CI); -- вихідний перенос
END behav;
Подати характеристику ПЛІС Xilinx Virtex-Pro
Синтезувати цикл запису ХІР машини (питання № 1), використовуючи надані таблицями 1-3 технічні параметри складових мікросхем (контролера і386ЕХ і флеш пам’яті 28F400) та часові діаграми рис. 1 і 2. Заповнити праву колонку в таблиці
Інформацію щодо фазування сигналу запису по відношенню до тактових частот процесора подано рисунком 1. Інформацію про варіанти часової організації циклу запису подано рисунком 2.
Зміна активності сигналу запису відбувається на межі двох циклів шини, а саме, попереднього циклу запису,наприклад, та наступного циклу запису. При цьому, будь-який цикл з нулевим станом очікування складається з двох тактових інтервалів (першого та другого), а саме, Т1.Т2. Тоді попередній цикл завершується тактом Т2, а наступний розпочинається тактом Т1.
Білет №10
Пояснити принцип побудови логічної комірки ПЛІС Спартан-2 фірми Ксайлінкс. Структуру комірки надано.
Надано VHDL проект 2 і відповідний йому результат синтезу RTL структури засобами САПР Synopsys FPGA Express. Пояснити надану схему. Подати коментарі до моделі після позначень --Функційна (RTL) схема проекту 2, що автоматично згенерована засобами САПР Synopsys FPGA Express:
Library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_unsigned.all;
entity xor_var is
port (A, B, C: in STD_LOGIC;
X, Y: out STD_LOGIC);
end xor_var;
architecture VAR_ARCH of xor_var is
begin
VAR:process (A,B,C)
variable D: STD_LOGIC;
begin
D := A;
X <= C xor D;
D := B;
Y <= C xor D;
end process;
end VAR_ARCH;